公开(公告)号：US5736435A

公开(公告)日：1998-04-07

申请号：US497317

申请日：1995-07-03

申请人： Suresh Venkatesan ,  Stephen Poon ,  Jeffrey Lutze ,  Sergio Ajuria

发明人： Suresh Venkatesan ,  Stephen Poon ,  Jeffrey Lutze ,  Sergio Ajuria

IPC分类号： H01L21/336 ,  H01L21/84 ,  H01L29/786 ,  H01L21/00 ,  H01L21/3205

CPC分类号： H01L29/66772 ,  H01L21/84 ,  H01L29/78618 ,  H01L29/78648

摘要： A process for fabricating a MOSFET on an SOI substrate includes the formation of an active region (14) isolated by field isolation regions (16, 18) and by an insulating layer (12). A recess (26) is formed in the active region (14) using a masking layer (22) having an opening (24) therein. A gate dielectric layer (32) is formed in the recess (26) and a polycrystalline silicon layer (34) is deposited to overlie the masking layer (22), and to fill the recess (26). A planarization process is carried out to form a gate electrode (36) in the recess (26), and source and drain regions (40, 42) are formed in a self-aligned manner to the gate electrode (36). A channel region (44) resides intermediate to the source and drain regions (40, 42) and directly below the gate electrode (36).

摘要翻译： 在SOI衬底上制造MOSFET的工艺包括形成由场隔离区域（16,18）和绝缘层（12）隔离的有源区域（14）。 使用其中具有开口（24）的掩模层（22）在有源区域（14）中形成凹部（26）。 在凹部（26）中形成栅介电层（32），沉积多晶硅层（34）以覆盖掩模层（22）并填充凹部（26）。 进行平面化处理以在凹部（26）中形成栅电极（36），并且源极和漏极区域（40,42）以与栅电极（36）自对准的方式形成。 通道区域（44）位于源极和漏极区域（40,42）的中间，并且位于栅电极（36）的正下方。

公开(公告)号：US5627097A

公开(公告)日：1997-05-06

申请号：US498709

申请日：1995-07-03

申请人： Suresh Venkatesan ,  Stephen Poon ,  Jeffrey Lutze

发明人： Suresh Venkatesan ,  Stephen Poon ,  Jeffrey Lutze

IPC分类号： H01L21/336 ,  H01L21/8238 ,  H01L21/70

CPC分类号： H01L29/66575 ,  H01L21/823814

摘要： A CMOS device having reduced parasitic junction capacitance and a process for fabrication of the device. The device includes an a portion (20') of an undoped epitaxial layer (20) vertically separating source and drain regions (52 and 53, 54 and 55) from buried layers (16, 18) formed in a semiconductor substrate (12). The undoped epitaxial layer (20) reduces the junction capacitance of the source and drain regions by providing an intrinsic silicon region physically separating regions of high dopant concentration from the source and drain regions. Additionally, MOS transistors fabricated in accordance with the invention have fully self-aligned channel regions extending from the upper surface (22) of the undoped epitaxial layer (20) to the buried layers (16, 18) residing in the semiconductor substrate (12).

摘要翻译： 具有减小的寄生结电容的CMOS器件和用于制造器件的工艺。 该器件包括从形成在半导体衬底（12）中的掩埋层（16,18）垂直分离源区和漏区（52和53,54和55）的未掺杂外延层（20）的一部分（20'）。 未掺杂的外延层（20）通过提供本征硅区域来物理地分离来自源极和漏极区域的高掺杂剂浓度的区域，从而减小了源极和漏极区域的结电容。 另外，根据本发明制造的MOS晶体管具有从未掺杂的外延层（20）的上表面（22）延伸到位于半导体衬底（12）中的掩埋层（16,18）的完全自对准沟道区， 。

公开(公告)号：US5459096A

公开(公告)日：1995-10-17

申请号：US270545

申请日：1994-07-05

申请人： Suresh Venkatesan ,  Stephen Poon

发明人： Suresh Venkatesan ,  Stephen Poon

IPC分类号： H01L21/3105 ,  H01L21/302

CPC分类号： H01L21/31053 ,  H01L21/31055 ,  Y10S148/005 ,  Y10S438/97

摘要： An improved planarization process includes the steps of forming recessed regions (38) and elevated regions (34) in a semiconductor substrate (30). The substrate is oxidized to form an oxide liner (39) overlying the recessed regions, and a fill material (40) is deposited to overlie the substrate (30) filling the recessed regions (38). An etching process is used to remove portions of the fill material (40) and to expose portions of a first planarization layer (44) overlying the elevated regions (34) of the substrate (30). The fill material is etched and a second planarization layer (46) is deposited to overlie dielectric portions (42), and portions (44) of first planarization layer (32) exposed by the etching process. A chemical-mechanical-polishing process is then carried out to form a planar surface (47), and remaining portions of the planarization layers and fill material are removed.

摘要翻译： 改进的平面化处理包括在半导体衬底（30）中形成凹陷区域（38）和升高区域（34）的步骤。 衬底被氧化以形成覆盖在凹陷区域上的氧化物衬垫（39），并且沉积填充材料（40）以覆盖填充凹陷区域（38）的衬底（30）。 蚀刻工艺用于去除填充材料（40）的部分并暴露覆盖衬底（30）的升高区域（34）的第一平坦化层（44）的部分。 蚀刻填充材料，并且沉积第二平坦化层（46）以覆盖介电部分（42）和通过蚀刻工艺暴露的第一平坦化层（32）的部分（44）。 然后进行化学机械抛光工艺以形成平坦表面（47），并且除去平坦化层和填充材料的剩余部分。