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    Layout optimization using parameterized cells
    1.
    发明授权
    Layout optimization using parameterized cells 有权
    使用参数化单元格进行布局优化

    公开(公告)号：US07865848B2

    公开(公告)日：2011-01-04

    申请号：US11846017

    申请日：2007-08-28

    申请人： Veit Gernhoefer ,  Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Stephen L. Runyon ,  Robert F. Walker ,  Bruce C. Wheeler

    发明人： Veit Gernhoefer ,  Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Stephen L. Runyon ,  Robert F. Walker ,  Bruce C. Wheeler

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5072

    摘要： A method of layout optimization containing parameterized cells includes reading a physical design containing parameterized cells, creating a new version for each of usage of a given parameterized cell. The method optimizes physical design shapes of each new version of the parameterized cell by assigning variables to parameters of the parameterized cell according to a desired objective. Then, the method updates the parameters of each new version of the parameterized cell and replaces each new version of the parameterized cell with an instance of the parameterized cell having updated parameters. The method can optionally adjust physical design shapes based on constraints related to the parameters.

    摘要翻译： 包含参数化单元格的布局优化方法包括读取包含参数化单元格的物理设计，为给定参数化单元格的每个使用创建新版本。 该方法通过根据期望的目标将参数分配给参数化单元的参数来优化每个新版本的参数化单元的物理设计形状。 然后，该方法更新参数化单元的每个新版本的参数，并用具有更新参数的参数化单元的实例替换参数化单元的每个新版本。 该方法可以基于与参数相关的约束来可选地调整物理设计形状。

    Layout Optimization Using Parameterized Cells
    2.
    发明申请
    Layout Optimization Using Parameterized Cells 有权
    使用参数化单元格的布局优化

    公开(公告)号：US20090064061A1

    公开(公告)日：2009-03-05

    申请号：US11846017

    申请日：2007-08-28

    申请人： Veit Gernhoefer ,  Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Stephen L. Runyon ,  Robert F. Walker ,  Bruce C. Wheeler

    发明人： Veit Gernhoefer ,  Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Stephen L. Runyon ,  Robert F. Walker ,  Bruce C. Wheeler

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5072

    摘要： A method of layout optimization containing parameterized cells includes reading a physical design containing parameterized cells, creating a new version for each of usage of a given parameterized cell. The method optimizes physical design shapes of each new version of the parameterized cell by assigning variables to parameters of the parameterized cell according to a desired objective. Then, the method updates the parameters of each new version of the parameterized cell and replaces each new version of the parameterized cell with an instance of the parameterized cell having updated parameters. The method can optionally adjust physical design shapes based on constraints related to the parameters.

    摘要翻译： 包含参数化单元格的布局优化方法包括读取包含参数化单元格的物理设计，为给定参数化单元格的每个使用创建新版本。 该方法通过根据期望的目标将参数分配给参数化单元的参数来优化每个新版本的参数化单元的物理设计形状。 然后，该方法更新参数化单元的每个新版本的参数，并用具有更新参数的参数化单元的实例替换参数化单元的每个新版本。 该方法可以基于与参数相关的约束来可选地调整物理设计形状。

    Context aware sub-circuit layout modification
    5.
    发明授权
    Context aware sub-circuit layout modification 失效
    上下文感知子电路布局修改

    公开(公告)号：US07735042B2

    公开(公告)日：2010-06-08

    申请号：US11831998

    申请日：2007-08-01

    申请人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Robert F. Walker ,  Xin Yuan

    发明人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Robert F. Walker ,  Xin Yuan

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： A method, system and program product for context aware sub-circuit layout modification are disclosed. The method may include defining at least one context for the sub-circuit for each circuit that uses the sub-circuit; in the case that a plurality of contexts are defined, minimizing a number of contexts for the sub-circuit by combining contexts into at least one stage; placing each stage into a staged layout; and modifying the sub-circuit by modifying the staged layout.

    摘要翻译： 公开了一种用于上下文感知子电路布局修改的方法，系统和程序产品。 该方法可以包括为使用子电路的每个电路定义用于子电路的至少一个上下文; 在定义多个上下文的情况下，通过将上下文合并到至少一个级中来最小化子电路的上下文数量; 将每个阶段放置在分阶段布局中; 并通过修改分段布局修改子电路。

    CONTEXT AWARE SUB-CIRCUIT LAYOUT MODIFICATION
    6.
    发明申请
    CONTEXT AWARE SUB-CIRCUIT LAYOUT MODIFICATION 失效
    背景知识子电路布局修改

    公开(公告)号：US20090037851A1

    公开(公告)日：2009-02-05

    申请号：US11831998

    申请日：2007-08-01

    申请人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Robert F. Walker ,  Xin Yuan

    发明人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Robert F. Walker ,  Xin Yuan

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： A method, system and program product for context aware sub-circuit layout modification are disclosed. The method may include defining at least one context for the sub-circuit for each circuit that uses the sub-circuit; in the case that a plurality of contexts are defined, minimizing a number of contexts for the sub-circuit by combining contexts into at least one stage; placing each stage into a staged layout; and modifying the sub-circuit by modifying the staged layout.

    摘要翻译： 公开了一种用于上下文感知子电路布局修改的方法，系统和程序产品。 该方法可以包括为使用子电路的每个电路定义用于子电路的至少一个上下文; 在定义多个上下文的情况下，通过将上下文合并到至少一个级中来最小化子电路的上下文数量; 将每个阶段放置在分阶段布局中; 并通过修改分段布局修改子电路。

    POLYGONAL AREA DESIGN RULE CORRECTION METHOD FOR VLSI LAYOUTS
    7.
    发明申请
    POLYGONAL AREA DESIGN RULE CORRECTION METHOD FOR VLSI LAYOUTS 审中-公开
    用于VLSI LAYOUTS的多边形设计规则校正方法

    公开(公告)号：US20090037850A1

    公开(公告)日：2009-02-05

    申请号：US11831990

    申请日：2007-08-01

    申请人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Robert F. Walker ,  Xin Yuan

    发明人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Robert F. Walker ,  Xin Yuan

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081

    摘要： A method of polygonal area design rule correction for use in an electronic design automation tool for governing integrated circuit (IC) design layouts using one-dimensional (1-D) optimization, with steps of analyzing IC design layout data to identify violating polygons, partitioning violating polygons into rectangles in a direction of optimization, formulating an area constraint for each violating polygon to formulate a global linear programming (LP) problem that includes each constraint for each violating polygon and solving the global LP problem to obtain a real-valued solution. A next LP problem is created for each area constraint, and solved. The creating a next and solving the next LP problem and solving are repeated until the last “next LP problem” is solved using constraints and objectives representing sums or differences of no more than two optimization variables.

    摘要翻译： 一种多边形区域设计规则校正方法，用于电子设计自动化工具，用于使用一维（1-D）优化来管理集成电路（IC）设计布局，并分析IC设计布局数据以识别违反多边形，划分 在优化方向上将多边形侵入矩形，为每个违规多边形制定面积约束以制定全局线性规划（LP）问题，其包括每个违反多边形的每个约束，并解决全局LP问题以获得实值解。 为每个区域约束创建下一个LP问题，并解决。 重复创建下一个LP并解决下一个LP问题和解决问题，直到最后的“下一个LP问题”使用表示不超过两个优化变量的和或差的约束和目标来解决。

    Integrated circuit selective scaling
    10.
    发明授权
    Integrated circuit selective scaling 有权
    集成电路选择性缩放

    公开(公告)号：US07363601B2

    公开(公告)日：2008-04-22

    申请号：US10711959

    申请日：2004-10-15

    申请人： Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani R. Narayan ,  Stephen L. Runyon ,  Robert F. Walker

    发明人： Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani R. Narayan ,  Stephen L. Runyon ,  Robert F. Walker

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： Methods, systems and program products are disclosed for selectively scaling an integrated circuit (IC) design: by layer, by unit, or by ground rule, or a combination of these. The selective scaling technique can be applied in a feedback loop with the manufacturing system with process and yield feedback, during the life of a design, to increase yield in early processes in such a way that hierarchy is preserved. The invention removes the need to involve designers in improving yield where new technologies such as maskless fabrication are implemented.

    摘要翻译： 公开了用于选择性地缩放集成电路（IC）设计的方法，系统和程序产品：按层，单元或基本规则，或这些的组合。 在设计寿命期间，选择性缩放技术可以应用于具有过程和产量反馈的制造系统的反馈回路中，以便以保持层次结构的方式增加早期过程中的产量。 本发明消除了在实现诸如无掩模制造之类的新技术的情况下使设计人员改进产量的需要。