公开(公告)号：US5594878A

公开(公告)日：1997-01-14

申请号：US392604

申请日：1995-02-22

申请人： Yuji Shibata ,  Makoto Okazaki ,  Hisamitsu Tanihira ,  Katsuyuki Okada

发明人： Yuji Shibata ,  Makoto Okazaki ,  Hisamitsu Tanihira ,  Katsuyuki Okada

IPC分类号： G06F13/28 ,  G06F12/02 ,  G06F13/16

CPC分类号： G06F13/1678

摘要： A bus interface system has a bus interface, a common memory, a local bus, and a memory controller for use in a memory control. The memory controller has a buffer and is connected to the local bus. The bus interface has a burst disassembling control circuit which disassembles burst transfer data into one or a plurality of block transfers and one or a plurality of one-word transfers, which are supplied to the memory controller so that when the bus interface receives all requested data received from the common memory during a read access, the bus interface adds information on a destination device, connected to a system bus, to all the requested data and sends all the requested data with that information to the destination device via the system bus.

摘要翻译： 总线接口系统具有总线接口，公共存储器，本地总线和用于存储器控制的存储器控​​制器。 存储器控制器具有缓冲器并连接到本地总线。 总线接口具有突发分解控制电路，其将突发传输数据分解成一个或多个块传输和一个或多个单字传输，其被提供给存储器控制器，使得当总线接口接收到所有请求的数据时 在读取访问期间从公共存储器接收到总线接口，将连接到系统总线的目的地设备上的信息添加到所有所请求的数据，并且通过该系统总线将具有该信息的所有请求的数据发送到目的地设备。

公开(公告)号：US5526495A

公开(公告)日：1996-06-11

申请号：US110752

申请日：1993-08-23

申请人： Yuji Shibata ,  Makoto Okazaki ,  Hisamitsu Tanihira

发明人： Yuji Shibata ,  Makoto Okazaki ,  Hisamitsu Tanihira

IPC分类号： G06F13/16 ,  G06F13/364 ,  G06F13/40 ,  G06F15/167 ,  G06F13/42 ,  G06F13/00 ,  G06F13/36 ,  G06F15/16

CPC分类号： G06F13/4018 ,  G06F13/1678 ,  G06F13/364 ,  G06F15/167

摘要： A bus arbiter permits an answer transfer request to utilize a system bus with higher priority than a command transfer request, thereby increasing the processing efficiency of CPU boards. A multi-processor system utilize the system bus with a time split transfer system in which the data width of a unit is inserted into a command and an answer transmitted and received between processors and transmitted as bus width information, thus making it possible to interconnect a unit, which processes data of an arbitrary data width, to the system bus. Local memories of a plurality of units connected to the system bus can be accessed via a bus interface of an input and output unit.

摘要翻译： 总线仲裁器允许应答传送请求利用比命令传输请求更高优先级的系统总线，从而提高CPU板的处理效率。 多处理器系统利用具有时间分割传送系统的系统总线，其中将单元的数据宽度插入到处理器之间发送和接收的命令和应答中，并作为总线宽度信息发送，从而可以将 将处理任意数据宽度的数据的单元传送到系统总线。 连接到系统总线的多个单元的本地存储器可以经由输入和输出单元的总线接口访问。

公开(公告)号：US5345559A

公开(公告)日：1994-09-06

申请号：US730809

申请日：1991-07-29

申请人： Makoto Okazaki ,  Yuji Shibata ,  Hisamitsu Tanihira ,  Yoshiaki Wakimura

发明人： Makoto Okazaki ,  Yuji Shibata ,  Hisamitsu Tanihira ,  Yoshiaki Wakimura

IPC分类号： G06F13/36 ,  G06F13/40 ,  G06F13/00

CPC分类号： G06F13/4018

摘要： A transmitter includes a transmitting buffer (21) for temporarily storing the information received from a first bus (11) of N (N is a natural number) bits width and a transmitting input distributer (22) and a transmitting output distributer (23) respectively provided in the input side and output side of the transmitting system buffer (21). A receiver includes a receiving buffer (31) for temporarily storing the information received from the second bus (12) and for sending the information to the first bus (11) and a receiving input distributer (32) and a receiving distributer (33) respectively provided in the input side and output side of the receiving buffer. The transmitting buffer (21) has at least m (m is a natural number) buffers of N bits width. When the second bus (12) has N bits width, the transmitting input distributer (22) sequentially inputs the information sent from the first bus to m buffers and the transmitting output distributer (23) sequentially extracts the information input to the buffers to send to the second bus ( 12). When the second bus (12) has mN bits width, the transmitting input distributer (22) sequentially inputs the information sent from the first bus (11) to m buffers and the transmitting output distributer (23) simultaneously extracts the information into the m buffers to send to the second bus (12).

摘要翻译： PCT No.PCT / JP90 / 01539 Sec。 371日期1991年7月29日 发射机包括发送缓冲器（21），用于临时存储从N的第一总线（11）接收的信息（N是自然数）位 宽度和分别设置在发送系统缓冲器（21）的输入侧和输出侧的发送输入分配器（22）和发送输出分配器（23）。 接收机包括：接收缓冲器（31），用于临时存储从第二总线（12）接收的信息，并分别向第一总线（11）和接收输入分配器（32）和接收分配器（33）发送信息 设置在接收缓冲器的输入侧和输出侧。 发送缓冲器（21）至少具有N位宽的m（m是自然数）缓冲器。 当第二总线（12）具有N位宽度时，发送输入分配器（22）将从第一总线发送的信息顺序地输入到m个缓冲器，并且发送输出分配器（23）依次提取输入到缓冲器的信息以发送到 第二巴士（12）。 当第二总线（12）具有mN位宽时，发送输入分配器（22）将从第一总线（11）发送的信息顺序地输入到m个缓冲器，并且发送输出分配器（23）同时将信息提取到m个缓冲器 发送到第二辆公共汽车（12）。

公开(公告)号：US5828859A

公开(公告)日：1998-10-27

申请号：US492391

申请日：1995-06-19

申请人： Hisamitsu Tanihira ,  Kazuo Nagahori ,  Renri Nakano

发明人： Hisamitsu Tanihira ,  Kazuo Nagahori ,  Renri Nakano

IPC分类号： G06F9/22 ,  G06F9/26 ,  G06F12/00

CPC分类号： G06F9/264

摘要： Data for designating a status mode is written beforehand in a data portion of a data-type microinstruction. When power is introduced, first, the data type microinstruction is read. Next, a status-mode setting circuit generates an enable signal. The enable signal is only generated at the initial reading of the data-type microinstruction. The status-mode designating data written in the data portion of the microinstruction is stored in a status-mode memory in response to the enable signal. A central processing unit reads the status-mode designating data that has been stored in the status-mode memory and executes processing conforming to the status mode read.

摘要翻译： 用于指定状态模式的数据预先写入数据型微指令的数据部分。 当引入电源时，首先读取数据类型微指令。 接下来，状态模式设置电路产生使能信号。 使能信号仅在数据型微指令的初始读取时产生。 写入微指令的数据部分的状态模式指定数据响应于使能信号被存储在状态模式存储器中。 中央处理单元读取已经存储在状态模式存储器中的状态模式指定数据，并执行符合状态模式读取的处理。

公开(公告)号：US5497459A

公开(公告)日：1996-03-05

申请号：US297246

申请日：1994-08-26

申请人： Hisamitsu Tanihira ,  Renri Nakano ,  Kazuo Nagahori

发明人： Hisamitsu Tanihira ,  Renri Nakano ,  Kazuo Nagahori

IPC分类号： G06F9/38 ,  G06F11/22 ,  G06F11/267 ,  G06F12/16 ,  G11C29/16 ,  G06F11/54 ,  G06F1/00 ,  G11C29/00

CPC分类号： G06F11/2236 ,  G11C29/16

摘要： In a system for testing an instruction queue circuit connected to an external memory via a bus controller provided in a processor having a microprogram control unit, an operation unit connected to the microprogram control unit and connected, via an internal bus, to the instruction queue circuit, the instruction queue circuit-including a plurality of queue buffers, a writing unit writes internal bus information transferred via the internal bus into the instruction queue circuit in response to a first instruction generated by the microprogram control unit. The internal bus information is contained in the first instruction. A reading unit reads the internal bus information from the instruction queue circuit in response to a second instruction generated by the microprogram control unit. A gate circuit outputs the internal bus information to the internal bus in response to a third instruction generated by the microprogram control circuit. The internal bus information is used to test the instruction queue circuit.

摘要翻译： 在用于通过设置在具有微程序控制单元的处理器中的总线控制器测试连接到外部存储器的指令队列电路的系统中，连接到微程序控制单元并经由内部总线连接到指令队列电路的操作单元 指令队列电路 - 包括多个队列缓冲器，写入单元响应于由微程序控制单元产生的第一指令，将经由内部总线传送的内部总线信息写入指令队列电路。 内部总线信息包含在第一条指令中。 读取单元响应于由微程序控制单元产生的第二指令从指令队列电路读取内部总线信息。 门电路响应于由微程序控制电路产生的第三指令将内部总线信息输出到内部总线。 内部总线信息用于测试指令队列电路。

公开(公告)号：US5553010A

公开(公告)日：1996-09-03

申请号：US847315

申请日：1992-03-06

申请人： Hisamitsu Tanihira ,  Kazuo Nagahori ,  Renri Nakano

发明人： Hisamitsu Tanihira ,  Kazuo Nagahori ,  Renri Nakano

IPC分类号： G06F7/00 ,  G06F5/01 ,  G06F7/76 ,  G06F9/315

CPC分类号： G06F5/015 ,  G06F5/01

摘要： A data shifting circuit comprises a barrel shifter for shifting by a plurality of bits data having a width twice that of a certain data width, and a data controller for supplying the same data having the certain data width commonly to the most significant bits and the least significant bits of the barrel shifter means.

摘要翻译： 数据移位电路包括一个桶形移位器，用于移位宽度为特定数据宽度的两倍的多个位的数据;以及数据控制器，用于将具有一定数据宽度的相同数据共同提供给最高有效位，并且最小 桶形移位器的有效位意味着。