公开(公告)号：US08085086B1

公开(公告)日：2011-12-27

申请号：US12839663

申请日：2010-07-20

申请人： Yung Feng Lin ,  Nai-Ping Kuo

发明人： Yung Feng Lin ,  Nai-Ping Kuo

IPC分类号： G05F1/10

CPC分类号： H02M3/073 ,  G11C5/145 ,  H02M2001/0032 ,  H02M2003/075 ,  Y02B70/16

摘要： A charge pump apparatus comprises a plurality of charge pump stages, including a first stage, and one or more succeeding stages. The charge pump stages each include a respective output node. Each output node is connected to charge boosting circuitry and to precharge circuitry. The charge boosting circuit receives one or more clock signals. The precharge circuits have a first state allowing the respective pump-stage output node to fluctuate at a level above a standby wordline voltage, and a second state coupling the respective pump-stage output node to the standby wordline voltage.

摘要翻译： 电荷泵装置包括多个电荷泵级，包括第一级和一个或多个后续级。 电荷泵级各自包括相应的输出节点。 每个输出节点连接到充电升压电路和预充电电路。 充电提升电路接收一个或多个时钟信号。 预充电电路具有允许相应的泵级输出节点在待机字线电压以上的水平波动的第一状态，以及将相应的泵级输出节点耦合到备用字线电压的第二状态。

公开(公告)号：US08264274B2

公开(公告)日：2012-09-11

申请号：US13301534

申请日：2011-11-21

申请人： Yung Feng Lin ,  Nai-Ping Kuo

发明人： Yung Feng Lin ,  Nai-Ping Kuo

IPC分类号： G05F1/10

CPC分类号： H02M3/073 ,  G11C5/145 ,  H02M2001/0032 ,  H02M2003/075 ,  Y02B70/16

摘要： A charge pump apparatus comprises a plurality of charge pump stages. The charge pump stages each include a respective output node. Output nodes are connected to charge boosting circuitry and to precharge circuitry. The charge boosting circuit receives one or more clock signals. The precharge circuits have a first state allowing the respective pump-stage output node to fluctuate at a level above a standby wordline voltage, and a second state coupling the respective pump-stage output node to the standby wordline voltage.

摘要翻译： 电荷泵装置包括多个电荷泵级。 电荷泵级各自包括相应的输出节点。 输出节点连接到充电升压电路和预充电电路。 充电提升电路接收一个或多个时钟信号。 预充电电路具有允许相应的泵级输出节点在待机字线电压以上的水平波动的第一状态，以及将相应的泵级输出节点耦合到备用字线电压的第二状态。

公开(公告)号：US20120063250A1

公开(公告)日：2012-03-15

申请号：US13301534

申请日：2011-11-21

申请人： Yung Feng Lin ,  Nai-Ping Kuo

发明人： Yung Feng Lin ,  Nai-Ping Kuo

IPC分类号： G11C7/00 ,  G05F1/10

CPC分类号： H02M3/073 ,  G11C5/145 ,  H02M2001/0032 ,  H02M2003/075 ,  Y02B70/16

摘要： A charge pump apparatus comprises a plurality of charge pump stages. The charge pump stages each include a respective output node. Output nodes are connected to charge boosting circuitry and to precharge circuitry. The charge boosting circuit receives one or more clock signals. The precharge circuits have a first state allowing the respective pump-stage output node to fluctuate at a level above a standby wordline voltage, and a second state coupling the respective pump-stage output node to the standby wordline voltage.

摘要翻译： 电荷泵装置包括多个电荷泵级。 电荷泵级各自包括相应的输出节点。 输出节点连接到充电升压电路和预充电电路。 充电提升电路接收一个或多个时钟信号。 预充电电路具有允许相应的泵级输出节点在待机字线电压以上的水平波动的第一状态，以及将相应的泵级输出节点耦合到备用字线电压的第二状态。

公开(公告)号：US08797802B2

公开(公告)日：2014-08-05

申请号：US13536555

申请日：2012-06-28

申请人： Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen ,  Nai-Ping Kuo ,  Chin-Hung Chang ,  Chang-Ting Chen

发明人： Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen ,  Nai-Ping Kuo ,  Chin-Hung Chang ,  Chang-Ting Chen

IPC分类号： G11C11/34

CPC分类号： G11C16/16 ,  G11C16/0483 ,  G11C16/14 ,  G11C29/34 ,  G11C2029/2602

摘要： A nonvolatile memory array has a multiple erase procedures of different durations. A block of memory cells of the array can be erased by one of the different erase procedures.

摘要翻译： 非易失性存储器阵列具有不同持续时间的多个擦除过程。 可以通过不同的擦除过程之一来擦除阵列的存储器单元的块。

公开(公告)号：US20130326184A1

公开(公告)日：2013-12-05

申请号：US13584393

申请日：2012-08-13

申请人： Yu-Meng Chaung ,  Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen ,  Nai-Ping Kuo

发明人： Yu-Meng Chaung ,  Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen ,  Nai-Ping Kuo

IPC分类号： G06F12/00

CPC分类号： G11C7/1072 ,  G11C7/1066 ,  G11C7/222 ,  G11C2207/104

摘要： A memory apparatus includes a host device and a slave device. The host device stores verification data. The slave device includes a memory unit, a control unit, and a logic unit. The control unit drives the memory unit to provide storage data in a data transmission sub-period, and further provides a control signal, indicating the first verification data, in a dummy sub-period. The logic unit provides first preamble data, indicating substantially a same data value as the verification data, in the dummy sub-period in response to the first control signal. The preamble data and the storage data are transmitted according to an internal clock signal. The host device samples the first preamble data according to an external clock signal, and determines whether the external and the internal clock signals are synchronized by comparing the first preamble data and the first verification data.

摘要翻译： 存储装置包括主机装置和从装置。 主机设备存储验证数据。 从设备包括存储器单元，控制单元和逻辑单元。 控制单元驱动存储单元以在数据传输子时段中提供存储数据，并且还在虚拟子周期中提供指示第一验证数据的控制信号。 逻辑单元响应于第一控制信号，在虚拟子周期中提供与验证数据基本上相同的数据值的第一前同步码数据。 前导码数据和存储数据根据内部时钟信号发送。 主机设备根据外部时钟信号对第一前同步码数据进行采样，并且通过比较第一前导码数据和第一验证数据来确定外部和内部时钟信号是否被同步。

公开(公告)号：US20120262987A1

公开(公告)日：2012-10-18

申请号：US13308266

申请日：2011-11-30

申请人： Nai-Ping Kuo ,  Su-Chueh Lo ,  Kuen-Long Chang ,  Chun-Hsiung Hung ,  Chia-Feng Cheng ,  Ken-Hui Chen ,  Yu-Chen Wang

发明人： Nai-Ping Kuo ,  Su-Chueh Lo ,  Kuen-Long Chang ,  Chun-Hsiung Hung ,  Chia-Feng Cheng ,  Ken-Hui Chen ,  Yu-Chen Wang

IPC分类号： G11C16/10

CPC分类号： G11C16/3409 ,  G11C11/5635 ,  G11C16/0483 ,  G11C16/14

摘要： Techniques are described herein for detecting and recovering over-erased memory cells in a flash memory device. In one embodiment, a flash memory device includes a memory array including a plurality of blocks of memory cells. The device also includes a command interface to receive a command from a source external to the memory device. The device also includes a controller including logic to perform a leakage-suppression process in response to the command. The leakage-suppression process includes performing a soft program operation to increase a threshold voltage of one or more over-erased memory cells in a given block of memory cells and establish an erased state.

摘要翻译： 本文描述了用于检测和恢复闪存设备中的过擦除存储器单元的技术。 在一个实施例中，闪存器件包括包括多个存储单元块的存储器阵列。 该设备还包括用于从存储设备外部的源接收命令的命令接口。 该装置还包括控制器，其包括响应于该命令执行泄漏抑制处理的逻辑。 泄漏抑制处理包括执行软程序操作以增加给定的存储单元块中的一个或多个过擦除存储器单元的阈值电压并建立擦除状态。

公开(公告)号：US20080282107A1

公开(公告)日：2008-11-13

申请号：US11745244

申请日：2007-05-07

申请人： Chun-Hsiung Hung ,  Han-Sung Chen ,  Nai-Ping Kuo ,  Su-Chueh Lo

发明人： Chun-Hsiung Hung ,  Han-Sung Chen ,  Nai-Ping Kuo ,  Su-Chueh Lo

IPC分类号： G06F11/26

CPC分类号： G11C29/56 ,  G11C29/56008 ,  G11C29/88

摘要： Methods and apparatuses are disclosed in which a repair instruction, such as from a tester, causes an integrated circuit undergoing testing to substitute defective locations of a first set of memory cells in the integrated circuit with a second set of memory cells in the integrated circuit, despite the repair instruction omitting the defective locations of the first set of memory cells of the integrated circuit.

摘要翻译： 公开了一种方法和装置，其中诸如来自测试者的修复指令使得正在进行测试的集成电路用集成电路中的第二组存储器单元替换集成电路中的第一组存储器单元的缺陷位置， 尽管修复指令省略了集成电路的第一组存储单元的缺陷位置。

公开(公告)号：US07355903B2

公开(公告)日：2008-04-08

申请号：US11181983

申请日：2005-07-15

申请人： Chun-Hsiung Hung ,  Chuan-Ying Yu ,  Han-Sung Chen ,  Nai-Ping Kuo ,  Ching-Chung Lin ,  Kuen-Long Chang

发明人： Chun-Hsiung Hung ,  Chuan-Ying Yu ,  Han-Sung Chen ,  Nai-Ping Kuo ,  Ching-Chung Lin ,  Kuen-Long Chang

IPC分类号： G11C7/10

CPC分类号： G11C16/24

摘要： A semiconductor device, including a memory cell having a control gate, a source and drain; and a current limiting circuit coupled to the source. The current limiting circuit may be configured to limit a current between the drain and source to not exceed a predetermined value; the current being generated in response to application of first and second voltages to the control gate and drain, respectively. The current limiting circuit may include a transistor comprising a first terminal, a second terminal, and a third terminal, wherein the first terminal may include a source of the transistor, the third terminal may include a drain of the transistor, and the second terminal may include a gate of the transistor, and wherein a stable bias may be applied to the second terminal of the transistor.

摘要翻译： 一种半导体器件，包括具有控制栅极，源极和漏极的存储单元; 以及耦合到源极的限流电路。 电流限制电路可以被配置为将漏极和源极之间的电流限制为不超过预定值; 响应于分别向控制栅极和漏极施加第一和第二电压而产生电流。 电流限制电路可以包括包括第一端子，第二端子和第三端子的晶体管，其中第一端子可以包括晶体管的源极，第三端子可以包括晶体管的漏极，并且第二端子可以 包括晶体管的栅极，并且其中可以将稳定的偏压施加到晶体管的第二端子。

公开(公告)号：US20060279996A1

公开(公告)日：2006-12-14

申请号：US11151168

申请日：2005-06-10

申请人： Chuan-Ying Yu ,  Nai-Ping Kuo ,  Ken-Hui Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

发明人： Chuan-Ying Yu ,  Nai-Ping Kuo ,  Ken-Hui Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

IPC分类号： G11C16/06

CPC分类号： G11C29/02 ,  G11C16/04 ,  G11C29/025 ,  G11C29/028 ,  G11C2029/5002

摘要： Non-volatile memory circuits according to the present invention provide a reference memory having multiple reference cells that is shared among a group of sense amplifiers through an interconnect conductor line. The higher number of reference cells for each reference memory generates a greater amount of electrical current for charging multiple source lines. The multiple source lines are coupled to the interconnect conductor bar for capacitance matching with a source line coupled to a memory cell in a main memory array. After a silicon wafer out, measurements to the capacitance produced by the source line in the main memory array and the capacitance produced by the source line in the reference array are taken for an optional trimming. A further calibration in capacitance matching is achieved by trimming one of the source lines that is coupled to the interconnect conductor bar and the reference memory, either by cutting a portion of the source line or adding a portion to the source line.

摘要翻译： 根据本发明的非易失性存储器电路提供具有通过互连导体线在一组读出放大器之间共享的多个参考单元的参考存储器。 每个参考存储器的较高数量的参考单元产生更大量的用于对多个源极线进行充电的电流。 多个源极线耦合到互连导体条，用于与耦合到主存储器阵列中的存储器单元的源极线的电容匹配。 在硅晶片出来之后，对由主存储器阵列中的源极线产生的电容的测量以及由参考阵列中的源极线产生的电容进行可选的修整。 电容匹配的另一校准是通过切割源极线的一部分或者将一部分添加到源极线来修剪耦合到互连导体条和参考存储器的源极线之一来实现的。

公开(公告)号：US06421275B1

公开(公告)日：2002-07-16

申请号：US09683577

申请日：2002-01-22

申请人： Han-Sung Chen ,  Nai-Ping Kuo ,  Kuo-Yu Liao ,  Chun-Hsiung Hung

发明人： Han-Sung Chen ,  Nai-Ping Kuo ,  Kuo-Yu Liao ,  Chun-Hsiung Hung

IPC分类号： G11C1628

CPC分类号： G11C5/147 ,  G11C17/12

摘要： A reference current is generated by inputting an adjusting current, which is about two or three micro amperes larger than the drain current of the NROM cell having a highest threshold voltage of the flash memory, a reference current with an initial value, effectively the same as the drain current of the NROM cell with a lowest threshold voltage. The method involves sensing the difference between the reference current decreasing from its initial value, and the adjusting current under a predetermined memory speed.

摘要翻译： 通过输入调节电流产生参考电流，该调整电流大于具有闪存的最高阈值电压的NROM单元的漏极电流大约两个或三个微安，具有初始值的参考电流，与 具有最低阈值电压的NROM单元的漏极电流。 该方法涉及感测从其初始值减小的参考电流与在预定存储器速度下的调整电流之间的差异。