公开(公告)号：US20160217086A1

公开(公告)日：2016-07-28

申请号：US14727876

申请日：2015-06-02

申请人： MONTAGE TECHNOLOGY (SHANGHAI) CO., LTD.

发明人： Gang Shan ,  Chonghe Yang

IPC分类号： G06F13/16 ,  G06F5/10 ,  G06F21/62 ,  G11C11/4093 ,  G11C11/4096

CPC分类号： G06F13/1673 ,  G06F5/10 ,  G06F21/6218 ,  G06F21/79 ,  G06F2205/066 ,  G11C7/10 ,  G11C7/24 ,  G11C11/4093

摘要： The application discloses a buffer device and a method for controlling data access to an internal memory. The buffer device has a central buffer module coupled to a memory interface to receive a command/address signal via a command/address channel. The central buffer module is configured to detect whether a destination address of the received command/address signal is within a predefined address space, and generate a security read/write signal when the command/address signal is within the predefined address space. The buffer device further has a data buffer module coupled between the memory interface and a memory module to buffer data therebetween. The data buffer module is configured to store reference data, compare the buffered data with the reference data in response to the security read/write signal, and determine whether or not to restrict exchange of the buffered data between the memory module and the memory interface.

摘要翻译： 本申请公开了一种用于控制对内部存储器的数据访问的缓冲器装置和方法。 缓冲装置具有耦合到存储器接口的中央缓冲器模块，以经由命令/地址信道接收命令/地址信号。 中央缓冲器模块被配置为检测所接收的命令/地址信号的目的地地址是否在预定义的地址空间内，并且当命令/地址信号在预定义的地址空间内时生成安全读/写信号。 缓冲装置还具有耦合在存储器接口和存储器模块之间的数据缓冲器模块，以在其间缓冲数据。 数据缓冲器模块被配置为存储参考数据，以响应于安全读/写信号将缓冲数据与参考数据进行比较，并且确定是否限制在存储器模块和存储器接口之间的缓冲数据的交换。

公开(公告)号：US08819311B2

公开(公告)日：2014-08-26

申请号：US11752914

申请日：2007-05-23

申请人： Cheng Liao

发明人： Cheng Liao

IPC分类号： G06F3/00 ,  G06F9/54

CPC分类号： G06F9/545 ,  G06F9/544 ,  G06F2205/066 ,  G06F2209/542

摘要： Files on a secondary storage are accessed using alternative IO subroutines that buffer IO requests made by a user and mimic the IO subroutines provided by an operating system. The buffer used by the alternative IO subroutines is maintained by the user and not the operating system. User applications are not recompiled or relinked when using the alternative subroutines because the library that provides these subroutines intercepts requests for buffered IO made by user applications to the operating system's IO subroutines and replaces the requests with calls to the alternative IO subroutines that utilize the buffer maintained by the user.

摘要翻译： 使用替代的IO子程序访问辅助存储器上的文件，该子程序缓冲由用户进行的IO请求并模拟操作系统提供的IO子程序。 备用IO子程序使用的缓冲区由用户维护，而不是操作系统。 使用替代子程序时，用户应用程序不会重新编译或重新链接，因为提供这些子程序的库会拦截由用户应用程序对操作系统的IO子程序执行的缓冲IO的请求，并将该请求替换为使用缓冲区维护的替代IO子程序 由用户

公开(公告)号：US20130282995A1

公开(公告)日：2013-10-24

申请号：US13449684

申请日：2012-04-18

申请人： Jung Ho Cho ,  Vladimir Sindalovsky ,  Lane A. Smith

发明人： Jung Ho Cho ,  Vladimir Sindalovsky ,  Lane A. Smith

IPC分类号： G06F12/02

CPC分类号： G06F1/12 ,  G06F5/065 ,  G06F5/14 ,  G06F2205/066

摘要： In described embodiments, a multiple first-in, first-out buffer pointers (multi-FIFO pointers) alignment system includes synchronization circuitry to align multiple FIFO buffer operations. A FIFO read clock stoppage signal is generated by master logic that stops the read clock shared by all the transmit channels and then re-starts the read clock to align them. The FIFO read clock stoppage signal is applied to the read clock of all FIFOs which need to be aligned and, when rate change is needed, the FIFO read clock stoppage signal suspends the read clock, causing local write and read pointers to be reset. After the FIFO read clock stoppage signal is de-asserted, the read clock starts to all FIFOs concurrently, thereby aligning the channels.

摘要翻译： 在所描述的实施例中，多个先入先出的缓冲指针（多FIFO指针）对准系统包括同步电路以对准多个FIFO缓冲器操作。 FIFO读时钟停止信号由主逻辑产生，停止所有发送通道共享的读时钟，然后重新启动读时钟对齐它们。 FIFO读时钟停止信号被施加到需要对齐的所有FIFO的读时钟上，并且当需要速率改变时，FIFO读时钟停止信号暂停读时钟，导致本地写指针和读指针被复位。 在FIFO读取时钟停止信号被取消断言之后，读取时钟同时开始到所有FIFO，从而对齐信道。

公开(公告)号：US20120191437A1

公开(公告)日：2012-07-26

申请号：US13354109

申请日：2012-01-19

申请人： Tadaaki YOSHIMURA ,  Yoji NISHIO ,  Sadahiro NONOYAMA ,  Koji MATSUO ,  Shinji ITANO ,  Yoshiyuki YAGAMI

发明人： Tadaaki YOSHIMURA ,  Yoji NISHIO ,  Sadahiro NONOYAMA ,  Koji MATSUO ,  Shinji ITANO ,  Yoshiyuki YAGAMI

IPC分类号： G06F17/50

CPC分类号： G06F3/0656 ,  G06F5/06 ,  G06F5/065 ,  G06F5/16 ,  G06F7/78 ,  G06F9/544 ,  G06F13/1673 ,  G06F17/50 ,  G06F17/5036 ,  G06F2003/0691 ,  G06F2205/062 ,  G06F2205/063 ,  G06F2205/066

摘要： A method for extracting an accurate IBIS simulation model of a semiconductor device including a plurality of semiconductor chips comprises: extracting an AC characteristics model of a first output buffer in an IBIS simulation model by treating first and second output buffers of first and second semiconductor chips connected to a single external connection terminal as a transistor model and executing a transistor-level circuit simulation; calculating an output capacitance model of the first output buffer as an IBIS simulation model by adding output capacitances of the first and second output buffers as a transistor-level circuit simulation model; and synthesizing an IBIS simulation model of the first output buffer viewed from the external connection terminal by using the AC characteristics model and the output capacitance model.

摘要翻译： 一种用于提取包括多个半导体芯片的半导体器件的精确IBIS仿真模型的方法包括：通过处理连接的第一和第二半导体芯片的第一和第二输出缓冲器来提取IBIS仿真模型中的第一输出缓冲器的AC特征模型 到单个外部连接端子作为晶体管模型并执行晶体管级电路仿真; 通过将第一和第二输出缓冲器的输出电容相加作为晶体管级电路仿真模型，计算第一输出缓冲器的输出电容模型作为IBIS仿真模型; 以及通过使用AC特性模型和输出电容模型，从外部连接端子合成第一输出缓冲器的IBIS仿真模型。

公开(公告)号：US20040236900A1

公开(公告)日：2004-11-25

申请号：US10443747

申请日：2003-05-23

发明人： Jeffrey Charles Swanson ,  Debendra Das Sharma

IPC分类号： G06F012/00

CPC分类号： G06F5/065 ,  G06F2205/066

摘要： A method and apparatus for storing and reading an entry having one of a plurality of entry types and storing order information about stored entries, using a single addressable storage array. An index pipe maintains first in, first out order of the entries stored in the addressable storage array. Stages in the index pipe store a value representing the address of the stored entry in the storage array, the type of the stored entry, and the validity of the stored entry. Additional control logic implements order rules between entry types.

摘要翻译： 一种用于存储和读取具有多个条目类型中的一个的条目并且使用单个可寻址存储阵列存储关于存储的条目的订单信息的方法和装置。 索引管道首先保存存储在可寻址存储阵列中的条目的先出顺序。 索引管道中的阶段存储表示存储阵列中存储条目的地址的值，存储条目的类型以及存储条目的有效性。 附加控制逻辑在条目类型之间实现顺序规则。

公开(公告)号：US20040001596A1

公开(公告)日：2004-01-01

申请号：US10458193

申请日：2003-06-11

申请人： Fujitsu Limited

发明人： Takashi Hirano ,  Kenji Mukaida

IPC分类号： H04R005/00 ,  H03G003/00

CPC分类号： G06F5/065 ,  G06F2205/066 ,  H04S1/007 ,  H04S3/008

摘要： There provided a sound data delay unit for delaying sound data of a plurality of channels in a single memory area, the sound data delay unit wherein, when delay amount assigned to each channel is input into an address information generator, the address information generator generates address information for assigning storage area of the sound data for each channel in a memory, and a selector inputs the address information into the memory with respect to each channel and assigns the storage area for each channel.

摘要翻译： 提供声音数据延迟单元，用于在单个存储区域中延迟多个声道的声音数据，声音数据延迟单元，其中当分配给每个声道的延迟量被输入到地址信息发生器时，地址信息发生器产生地址 用于将每个通道的声音数据的存储区域分配给存储器的信息，选择器将每个通道的地址信息输入到存储器中，并为每个通道分配存储区域。

公开(公告)号：US20030120886A1

公开(公告)日：2003-06-26

申请号：US10037163

申请日：2001-12-21

发明人： Hanan Z. Moller ,  David P. Sonnier ,  Christopher Koob

IPC分类号： G06F012/00

CPC分类号： G06F5/065 ,  G06F2205/066

摘要： An apparatus and method for moving and/or resizing logical buffers that comprise a memory space without the loss of data. Each buffer comprises a linear and contiguous set of storage locations, and operates according to a FIFO priority scheme, using a read address pointer to indicate the location from which data is read from the buffer and a write address pointer indicating the address into which data is written. A buffer is relocated or resized within the memory space by changing the base location address (defining the lowest storage location comprising the buffer) and/or the top location address (defining the highest memory location within the buffer) into free storage locations. To accomplish this relocation or resizing without the loss of data, the read address is first checked to determine if it bears an appropriate relationship to the new base and top memory locations.

摘要翻译： 一种用于移动和/或调整逻辑缓冲器的装置和方法，所述逻辑缓冲器包括存储器空间而不丢失数据。 每个缓冲器包括线性和连续的一组存储位置，并且根据FIFO优先级方案操作，使用读地址指针来指示从缓冲器读取数据的位置，以及指示数据所在的地址的写地址指针 书面。 通过将基本位置地址（定义包括缓冲区的最低存储位置）和/或顶部位置地址（将缓冲器内的最高存储位置定义）改变为空闲存储位置，在存储空间内重新定位或调整缓冲区。 为了完成这种重定位或调整大小而不丢失数据，首先检查读取地址以确定它是否与新的基础和最高存储器位置保持适当的关系。

公开(公告)号：US06338102B1

公开(公告)日：2002-01-08

申请号：US09421075

申请日：1999-10-19

申请人： Henry Michael Garrett ,  William G. Holland ,  Joseph Franklin Logan ,  Joseph Gerald McDonald ,  John Kenneth Stacy

发明人： Henry Michael Garrett ,  William G. Holland ,  Joseph Franklin Logan ,  Joseph Gerald McDonald ,  John Kenneth Stacy

IPC分类号： G06F1310

CPC分类号： G06F5/065 ,  G06F3/06 ,  G06F2205/064 ,  G06F2205/066

摘要： A method for transferring data between non-contiguous buffers in a memory and an I/O device via a system I/O bus uses a descriptor queue stored in memory. Each descriptor points to a buffer and includes the length of the buffer. The I/O device is provided with the base address of the queue, the length of the queue and a current address which at initialization is the same as the base address. When data is to be transferred a device driver located in the processor sends the number of available descriptors (DescrEnq) to the I/O device which accesses the descriptors individually or in burst mode to gain access to the data buffers identified by the descriptors.

摘要翻译： 通过系统I / O总线在存储器和I / O设备中的非连续缓冲器之间传送数据的方法使用存储在存储器中的描述符队列。 每个描述符指向缓冲区并包括缓冲区的长度。 I / O设备提供队列的基地址，队列的长度以及初始化时的基址与基地址相同的当前地址。 当要传送数据时，位于处理器中的设备驱动程序将可用描述符（DescrEnq）的数量发送到单独或以突发模式访问描述符的I / O设备，以访问由描述符标识的数据缓冲区。

公开(公告)号：US5375208A

公开(公告)日：1994-12-20

申请号：US872379

申请日：1992-04-23

申请人： Christian Pitot

发明人： Christian Pitot

IPC分类号： G06F5/06 ,  G06F13/00

CPC分类号： G06F5/065 ,  G06F2205/066

摘要： A device for managing a plurality of independent queues in a common non-dedicated memory space uses a set of memory space resource use vectors with one vector per managed queue. A vector defines a list of free memory space locations. Read and write pointer registers store the address of memory locations last written or read and a circuit for evaluating the closest successor of these latter memory locations. The device has the advantage of enabling all memory resources to be used, the same resource being usable by any queue.

摘要翻译： 用于管理公共非专用存储器空间中的多个独立队列的设备使用一组存储器空间资源使用向量，每个管理队列具有一个向量。 向量定义了可用内存空间位置的列表。 读写指针寄存器存储最后写入或读取的存储器位置的地址，以及用于评估这些后一个存储器位置的最后继的电路。 该设备具有使能所有存储器资源的优点，同一资源可被任何队列使用。

公开(公告)号：US5282275A

公开(公告)日：1994-01-25

申请号：US639545

申请日：1991-01-10

申请人： Tore M. Andre ,  Karl-Gunnar A. Roj.ang.s

发明人： Tore M. Andre ,  Karl-Gunnar A. Roj.ang.s

IPC分类号： G06F5/06 ,  G06F9/355 ,  G06F12/02 ,  H03H17/02 ,  G06F12/00

CPC分类号： G06F9/3552 ,  G06F5/065 ,  H03H17/02 ,  G06F2205/066

摘要： The invention relates to an address processor for a signal processor. This address processor comprises means for address calculation in a read/write memory containing at least one circular buffer for storing state variables of digital filters. This means comprises a set of registers for storing the current folding address for each circular buffer relative to the absolute start address of the buffer. Furthermore, a calculation unit (+) is included for (1) adding the current folding address to the displacement (data.sub.-- addr, write.sub.-- addr) of a selected state variable relative to the corresponding buffer start address, (2) reducing the sum obtained in step (1) with the corresponding buffer length (mod.sub.-- numb) if the sum exceeds or is equal to this buffer length, and (3) adding the buffer start address to the result obtained in (2) for obtaining the absolute address of the selected state variable.

摘要翻译： 本发明涉及一种用于信号处理器的地址处理器。 该地址处理器包括用于在包含用于存储数字滤波器的状态变量的至少一个循环缓冲器的读/写存储器中进行地址计算的装置。 该装置包括一组寄存器，用于相对于缓冲器的绝对起始地址存储每个循环缓冲器的当前折叠地址。 此外，还包括计算单元（+），用于（1）将当前折叠地址相对于相应的缓冲起始地址添加到所选状态变量的位移（数据加法器，写入地址），（2）减少和 如果总和超过或等于该缓冲器长度，则在步骤（1）中获得的具有对应的缓冲器长度（mod-numb）的获取，以及（3）将缓冲器起始地址添加到（2）中获得的结果中以获得绝对地址 的所选状态变量。