公开(公告)号：WO02019525A1

公开(公告)日：2002-03-07

申请号：PCT/US2001/010001

申请日：2001-03-28

IPC: G11C7/10 ,  H03K17/00 ,  H03K17/08 ,  H03K17/687 ,  H03K19/003 ,  H03K19/0175

CPC classification number: G11C7/1084 ,  G11C7/1078 ,  G11C2207/2227 ,  H03K19/00315

Abstract: An input buffer is discussed that inhibits semiconductor breakdown of thin gate-oxide transistors in low-voltage integrated circuits. One aspect of the input buffer includes an input stage having a gate, a drain, and a source. The gate of the input stage is receptive to an inhibiting signal, and the drain is receptive to an input signal. The input stage inhibits the input signal from being presented at the source of the input stage when the inhibiting signal is at a predetermined level. The input buffer further includes an output stage having an inverter that includes a first connection and a second connection. The first connection couples to the source of the input stage, and the second connection presents the input signal to a low-voltage flash memory device.

Abstract translation: 讨论了抑制低压集成电路中的薄栅氧化物晶体管的半导体击穿的输入缓冲器。 输入缓冲器的一个方面包括具有栅极，漏极和源极的输入级。 输入级的门接受禁止信号，漏极接受输入信号。 当禁止信号处于预定电平时，输入级禁止在输入级的源处呈现输入信号。 输入缓冲器还包括具有包括第一连接和第二连接的逆变器的输出级。 第一连接耦合到输入级的源极，第二连接将输入信号呈现给低压闪存器件。

公开(公告)号：WO01098880A1

公开(公告)日：2001-12-27

申请号：PCT/JP2001/005270

申请日：2001-06-20

IPC: G06F3/00 ,  G06F12/00 ,  G06F13/16 ,  G11C7/10 ,  G11C11/401 ,  G11C11/407

CPC classification number: G11C7/1057 ,  G06F13/1684 ,  G11C7/10 ,  G11C7/1006 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1084 ,  G11C7/1087

Abstract: A memory system has a memory controller (101) and memories (104). The memories (104) are connected to an end of a bus (106) connected to the memory controller (101) through a switch (103). The switch (103) is for controlling the memories (104). The reflection and load on the bus (106) is suppressed, thereby increasing the data transmission rate.

Abstract translation: 存储器系统具有存储器控制器（101）和存储器（104）。 存储器（104）通过开关（103）连接到连接到存储器控制器（101）的总线（106）的一端。 开关（103）用于控制存储器（104）。 总线（106）上的反射和负载被抑制，从而增加数据传输速率。

公开(公告)号：WO2016181562A1

公开(公告)日：2016-11-17

申请号：PCT/JP2015/063950

申请日：2015-05-14

Applicant: 株式会社日立製作所

Inventor： 達見　良介 ,  伊藤　晋太郎 ,  揚妻　匡邦

IPC: G06F3/06

CPC classification number: G06F12/0848 ,  G06F3/06 ,  G06F3/0644 ,  G06F3/0659 ,  G06F12/0871 ,  G11C7/1084

Abstract: ストレージシステムにおいて、第１のホストインタフェースから第１のキャッシュメモリに対するレイテンシが、第１のホストインタフェースから第２のキャッシュメモリに対するレイテンシよりも小さく、第２のホストインタフェースから第２のキャッシュメモリに対するレイテンシが、第２のホストインタフェースから第１のキャッシュメモリに対するレイテンシよりも小さい。第１のプロセッサと対応付けられており第１のプロセッサにより処理されるＩ／Ｏ要求に関するデータが第１のプロセッサにより一時的に格納される第１の区画と、第２のプロセッサと対応付けられており第２のプロセッサにより処理されるＩ／Ｏ要求に関するデータが第２のプロセッサにより一時的に格納される第２の区画とを有する。プロセッサは、第１のキャッシュメモリの第１の区画のサイズと、第２のキャッシュメモリの第１の区画のサイズとを独立に制御し、第１のキャッシュメモリの第２の区画のサイズと、第２のキャッシュメモリの第２の区画のサイズとを独立に制御する。

Abstract translation: 在该存储系统中，从第一主机接口到第一高速缓冲存储器的延迟小于从第一主机接口到第二高速缓存存储器的等待时间，并且从第二主机接口到第二高速缓冲存储器的延迟小于 从第二主机接口到第一缓存存储器的延迟。 第一和第二高速缓冲存储器每个具有第一分区，其与第一处理器相关联，并且其中第一处理器临时存储与由第一处理器处理的I / O请求有关的数据，以及与第一处理器相关联的第二分区 第二处理器，其中第二处理器临时存储与由第二处理器处理的I / O请求有关的数据。 每个处理器独立地控制第一高速缓冲存储器的第一分区的大小和第二高速缓冲存储器的第一分区的大小，并且还独立地控制第一高速缓冲存储器的第二分区的大小和第二分区的大小 的第二缓存存储器。

公开(公告)号：WO2016160276A1

公开(公告)日：2016-10-06

申请号：PCT/US2016/021153

申请日：2016-03-07

Applicant: INTEL CORPORATION

Inventor： MCCALL, James A ,  BAINS, Kuljit S

IPC: G11C7/06 ,  G11C7/10

CPC classification number: G06F11/3089 ,  G06F11/3037 ,  G06F11/3058 ,  G06F13/4243 ,  G11C7/1057 ,  G11C7/1084 ,  G11C29/021 ,  G11C29/028 ,  G11C29/50008

Abstract: A memory subsystem manages memory I/O impedance compensation by the memory device monitoring a need for impedance compensation. Instead of a memory controller regularly sending a signal to have the memory device update the impedance compensation when a change is not needed, the memory device can indicate when it is ready to perform an impedance compensation change. The memory controller can send an impedance compensation signal to the memory device in response to a compensation flag set by the memory or in response to determining that a sensor value has changed in excess of a threshold.

Abstract translation: 存储器子系统通过存储器件管理存储器I / O阻抗补偿，监测对阻抗补偿的需要。 代替存储器控制器定期发送信号以使得存储器件在不需要改变时更新阻抗补偿，存储器件可以指示何时准备好进行阻抗补偿改变。 存储器控制器可以响应于由存储器设置的补偿标志或响应于确定传感器值已经改变超过阈值而向阻塞补偿信号发送阻抗补偿信号。

公开(公告)号：WO2015173946A1

公开(公告)日：2015-11-19

申请号：PCT/JP2014/063056

申请日：2014-05-16

Applicant: 株式会社日立製作所

Inventor： 池田　康浩 ,  村岡　諭

IPC: H04L25/03 ,  H04L25/02

CPC classification number: G06F13/1668 ,  G06F13/102 ,  G06F13/4022 ,  G06F13/4068 ,  G06F13/42 ,  G11C7/1045 ,  G11C7/1063 ,  G11C7/1084 ,  G11C29/022 ,  G11C29/028 ,  G11C29/10 ,  G11C29/12005 ,  G11C29/24 ,  G11C29/50008 ,  G11C2029/1208 ,  G11C2029/5002 ,  G11C2029/5004 ,  G11C2029/5006 ,  G11C2207/2254 ,  H04L25/02 ,  H04L25/03

Abstract: 　ストレージシステムは、コントローラ部と、データ記憶部と、それらを接続する信号の伝送路とを有する。コントローラ部の有するドライバが、設定されたパラメータに基づいてライトデータを含む信号を発信し、データ記憶部の有するレシーバがその信号を受信し、その信号に含まれるライトデータが第１記憶領域にライトされる。コントローラ部は、第１記憶領域からライトデータをリードし、そのライトデータにビットエラーが存在するか否かを判定し、ビットエラーが存在する場合、パラメータを変更して同様の判定を繰り返し、ビットエラーが存在しなくなる適切なパラメータを発見する。

Abstract translation: 存储系统包括控制器单元，数据存储单元和连接这些单元的信号传送路径。 包括在控制器单元中的驱动器基于已经设置的参数发送包括写入数据的信号。 包括在数据存储单元中的接收器接收信号，然后将包括在信号中的写入数据写入第一存储区域。 控制器单元从第一存储区域读取写入数据，然后确定写入数据中是否存在任何位错误。 如果存在任何位错误，则控制器单元更改参数并重复类似的确定，从而找到不存在位错误的适当参数。

公开(公告)号：WO2015073613A1

公开(公告)日：2015-05-21

申请号：PCT/US2014/065356

申请日：2014-11-13

Applicant: QUALCOMM INCORPORATED

Inventor： LO, Haw-Jing ,  CHUN, Dexter

IPC: G11C7/10 ,  G06F13/16

CPC classification number: G06F1/3275 ,  G06F1/32 ,  G06F1/3253 ,  G06F7/764 ,  G11C7/1006 ,  G11C7/1009 ,  G11C7/1057 ,  G11C7/1084 ,  G11C11/4096

Abstract: Systems and methods are disclosed for reducing memory I/O power. One embodiment is a system comprising a system on chip (SoC), a DRAM memory device, and a data masking power reduction module. The SoC comprises a memory controller. The DRAM memory device is coupled to the memory controller via a plurality of DQ pins. The data masking power reduction module comprises logic configured to drive the DQ pins to a power saving state during a data masking operation.

Abstract translation: 公开了用于降低存储器I / O功率的系统和方法。 一个实施例是包括片上系统（SoC），DRAM存储器件和数据屏蔽功率降低模块的系统。 SoC包括一个内存控制器。 DRAM存储器件通过多个DQ引脚耦合到存储器控制器。 数据屏蔽功率降低模块包括被配置为在数据屏蔽操作期间将DQ引脚驱动到功率节省状态的逻辑。

公开(公告)号：WO2014189551A1

公开(公告)日：2014-11-27

申请号：PCT/US2014/000141

申请日：2014-06-02

Applicant: QUALCOMM INCORPORATED

Inventor： JOSE, Edwin ,  DROP, Michael ,  HUANG, Xuhao ,  SANKURATRI, Raghu ,  SRIRAMAGIRI, Deepti ,  PEDRALI-NOY, Marzio

IPC: G06F13/16 ,  G11C7/22

CPC classification number: G11C11/4076 ,  G06F13/1689 ,  G11C7/1084 ,  G11C7/1093 ,  G11C7/222 ,  G11C11/4093 ,  G11C2207/2254 ,  H03L7/093 ,  Y02D10/14

Abstract: In one embodiment, a memory interface comprises a cleanup phase-locked loop (PLL) configured to receive a reference clock signal, and to generate a clean clock signal based on the reference clock signal. The memory interface also comprises a synchronization circuit configured to receive data, a data clock signal, and the clean clock signal, wherein the synchronization circuit is further configured to sample the data using the data clock signal, and to synchronize the sampled data with the clean clock signal.

Abstract translation: 在一个实施例中，存储器接口包括被配置为接收参考时钟信号的清理锁相环（PLL），并且基于参考时钟信号产生干净的时钟信号。 存储器接口还包括被配置为接收数据，数据时钟信号和清洁时钟信号的同步电路，其中同步电路还被配置为使用数据时钟信号对数据进行采样，并使采样数据与干净的 时钟信号。

公开(公告)号：WO2014085267A1

公开(公告)日：2014-06-05

申请号：PCT/US2013/071533

申请日：2013-11-22

Applicant: INTEL CORPORATION ,  VERGIS, George ,  BAINS, Kuljit S. ,  MCCALL, James A. ,  CHANG, Ge

Inventor： VERGIS, George ,  BAINS, Kuljit S. ,  MCCALL, James A. ,  CHANG, Ge

IPC: G11C11/40

CPC classification number: G11C11/4074 ,  G06F3/0604 ,  G06F3/0637 ,  G06F3/0673 ,  G06F13/1663 ,  G11C7/1057 ,  G11C7/1072 ,  G11C7/1084 ,  G11C7/109 ,  G11C8/06 ,  G11C11/408 ,  Y10T29/41

Abstract: Techniques and mechanisms for providing termination for a plurality of chips of a memory device. In an embodiment, a memory device is an integrated circuit (IC) package which includes a command and address bus and a plurality of memory chips each coupled thereto. Of the plurality of memory chips, only a first memory chip is operable to selectively provide termination to the command and address bus. Of the respective on-die termination control circuits of the plurality of memory chips, only the on-die termination control circuit of the first memory chip is coupled via any termination control signal line to any input/output (I/O) contact of the IC package. In another embodiment, the plurality of memory chips are configured in a series with one another, and wherein the first memory chip is located at an end of the series

Abstract translation: 用于为存储器件的多个芯片提供终端的技术和机制。 在一个实施例中，存储器件是集成电路（IC）封装，其包括命令和地址总线以及与其耦合的多个存储器芯片。 在多个存储器芯片中，只有第一存储器芯片可操作以选择性地提供对命令和地址总线的终止。 在多个存储器芯片的各个片上终端控制电路中，仅第一存储器芯片的片上终端控制电路经由任何终端控制信号线耦合到任何输入/输出（I / O）触点 IC封装。 在另一个实施例中，多个存储器芯片彼此串联配置，并且其中第一存储器芯片位于该系列的一端

公开(公告)号：WO2013130318A1

公开(公告)日：2013-09-06

申请号：PCT/US2013/026874

申请日：2013-02-20

Applicant: SANDISK TECHNOLOGIES INC.

Inventor： IGUELMAMENE, Lakhdar

IPC: G11C7/10 ,  G11C7/22

CPC classification number: G11C7/10 ,  G11C7/1045 ,  G11C7/1057 ,  G11C7/1084

Abstract: A memory system or flash card may include a controller interface for communicating with a host. The interface utilizes multiple pre-driver logic blocks that are tolerant to different voltages. For example, one block may use gate oxide devices tolerant to IO low voltage that speed up the delay path during low voltage operation, while a second block may use gate oxide devices tolerant to IO higher voltage for backwards compatibility with devices that operate at a high IO voltage. This allows the interface to take advantage of the IO low voltage device speed for multi-purpose IO use, while still being used for both low voltage and higher voltage protocols.

Abstract translation: 存储器系统或闪存卡可以包括用于与主机通信的控制器接口。 该接口使用了多个容许不同电压的预驱动器逻辑块。 例如，一个块可以使用容忍IO低电压的栅极氧化物器件，以在低电压操作期间加速延迟路径，而第二块可以使用容许IO较高电压的栅极氧化物器件，用于与高电平工作的器件向后兼容 IO电压。 这允许接口利用IO低电压设备速度进行多用途IO使用，同时仍用于低电压和高电压协议。

公开(公告)号：WO2012115975A1

公开(公告)日：2012-08-30

申请号：PCT/US2012/025959

申请日：2012-02-21

Applicant: APPLE INC. ,  FAI, Anthony ,  SEROFF, Nicholas, C.

Inventor： FAI, Anthony ,  SEROFF, Nicholas, C.

IPC: G11C5/06

CPC classification number: G11C7/1057 ,  G06F2213/0038 ,  G11C7/1084 ,  G11C8/10

Abstract: This document generally describes systems, devices, methods, and techniques for variably controlling impedance for a memory device where multiple NVM units (e.g., NVM dies) are accessible over a shared bus. Impedance can be varied using switches that are configured to switch between a NVM unit and an impedance terminal. Switches can be adjusted during operation of a memory device so that a memory controller is connected over a shared bus to a selected single NVM unit and one or more impedance terminals. Impedance terminals can be configured to provide a relatively small load (a smaller load than an NVM unit) that is impedance matched (alone or in combination with other impedance terminals and/or a NVM unit) with a source impedance on a shared bus that is provided by a memory controller.

Abstract translation: 本文件一般描述了用于可变地控制存储器件的阻抗的系统，设备，方法和技术，其中多个NVM单元（例如NVM管芯）可通过共享总线访问。 可以使用配置为在NVM单元和阻抗端子之间切换的开关来改变阻抗。 可以在存储器件的操作期间调整开关，使得存储器控制器通过共享总线连接到所选择的单个NVM单元和一个或多个阻抗端子。 阻抗端子可以配置为提供与共享总线上的源阻抗阻抗匹配（单独或与其他阻抗端子和/或NVM单元组合）相对较小的负载（比NVM单元更小的负载） 由存储器控制器提供。