公开(公告)号：WO2017189160A1

公开(公告)日：2017-11-02

申请号：PCT/US2017/025171

申请日：2017-03-30

Applicant: QUALCOMM INCORPORATED

Inventor： ZANUSO, Marco ,  MARUCCI, Giovanni ,  HUNG, Tsai-Pi ,  GATTA, Francesco ,  SUN, Bo

IPC: H04B1/713 ,  H03L7/197 ,  H03L7/08

CPC classification number: H04L7/0331 ,  H03L7/08 ,  H03L7/087 ,  H03L7/099 ,  H03L7/113 ,  H03L7/1974 ,  H03L7/1976 ,  H03L2207/06 ,  H04B1/40 ,  H04B1/713 ,  H04B2201/71353 ,  H04W72/0453

Abstract: A fast frequency hopping implementation in a phase lock loop (PLL) circuit achieves a PLL lock to a new frequency in a very short period of time. In one instant, frequency allocation at a transceiver is changed. In response, a local oscillator frequency hops to a new center frequency based on the changed frequency allocation. The hopping to the new center frequency is based on two-point modulation of a phase locked loop.

Abstract translation: 锁相环（PLL）电路中的快速跳频实现在很短的时间内实现了PLL锁定到新的频率。 在一个瞬间，收发器处的频率分配被改变。 作为响应，基于改变的频率分配，本地振荡器频率跳跃到新的中心频率。 跳到新的中心频率是基于锁相环的两点调制。

公开(公告)号：WO2017030849A3

公开(公告)日：2017-03-30

申请号：PCT/US2016046254

申请日：2016-08-10

Applicant: QUALCOMM INC

Inventor： YIN WENJING ,  HINRICHS JEFFREY MARK

IPC: H03L7/089 ,  H03L7/087

CPC classification number: H03L7/0891 ,  H02M3/07 ,  H03L7/087 ,  H03L7/0895 ,  H03L7/0896

Abstract: Certain aspects of the present disclosure provide methods and apparatus for implementing a fully differential charge pump circuit that eliminates a source of noise and power consumption by using a low-noise switched-capacitor common-mode feedback (CMFB) circuit, rather than a continuous-time amplifier-based CMFB circuit. The fully differential charge pump circuit presented in this disclosure includes the switched-capacitor CMFB (SC-CMFB) unit connected to differential output nodes of the charge pump and provides a feedback signal to the charge pump to control a common-mode voltage of the differential signals based on a reference common-mode voltage. In certain aspects, a replica phase-frequency detector (PFD), a frequency divider, and a non-overlapping clock generator provides control signals for the SCCMFB circuit.

Abstract translation: 本公开的某些方面提供了用于实现全差分电荷泵电路的方法和装置，其通过使用低噪声开关电容器共模反馈（CMFB）电路而不是连续驱动电路来消除噪声和功耗的源， 基于时间放大器的CMFB电路。 本公开中呈现的全差分电荷泵电路包括连接到电荷泵的差分输出节点的开关电容器CMFB（SC-CMFB）单元，并向电荷泵提供反馈信号以控制差分的共模电压 信号基于参考共模电压。 在某些方面，复制相位频率检测器（PFD），分频器和非重叠时钟发生器为SCCMFB电路提供控制信号。

公开(公告)号：WO2015161640A1

公开(公告)日：2015-10-29

申请号：PCT/CN2014/090265

申请日：2014-11-04

Applicant: 华为技术有限公司

Inventor： 周盛华 ,  宋冬立

IPC: H03L7/08

CPC classification number: G04F10/005 ,  H03L7/085 ,  H03L7/087 ,  H03L2207/50

Abstract: 本发明实施例提供了一种时间数字转换器，包括延迟单元、第一采样单元以及第二采样单元，其中：延迟单元与第一采样单元相连，用于接收第一时钟信号，将第一时钟信号进行延迟；第一采样单元用于对第一时钟信号进行采样，生成第一相位信号，以使第一锁相模块调整第一时钟信号的频率；延迟单元还与第二采样单元相连，用于接收调频后的第一时钟信号，将调频后的第一时钟信号进行延迟；第二采样单元用于对调频后的第一时钟信号进行采样，生成第二相位信号，以使第一锁相模块调整第一时钟信号的相位。本发明实施例还公开了一种频率跟踪装置及方法。采用本发明，可通过使用一个时间数字转换器而达到双环频率跟踪的效果，减小双环频率跟踪系统的占用面积。

公开(公告)号：WO2014006654A1

公开(公告)日：2014-01-09

申请号：PCT/JP2012/004339

申请日：2012-07-04

Applicant: ルネサスエレクトロニクス株式会社 ,  尾崎 輝世晴

Inventor： 尾崎　輝世晴

IPC: H03L7/093 ,  H03L7/087

CPC classification number: H03L7/087 ,  H03L7/089 ,  H03L7/1976

Abstract: 　一実施の形態にかかる半導体装置は、位相差判定信号（ＵＰ、ＤＮ）を生成する位相比較器と、それぞれが、予め決められた電流値を有する第１のバイアス電流を生成する電流源を備え、位相差判定信号（ＵＰ、ＤＮ）に基づき第１のバイアス電流から生成した周波数制御電流の入出力を行う制御電流生成回路（２１１～２１ｍ）と、周波数制御電流に基づき周波数制御電圧を生成するループフィルタ（２６）と、周波数制御電圧に応じて出力信号（Ｓ３）の周波数を制御する電圧制御発振器（２７）と、並列数切替信号（Ｓ１）とバイアス電流切替信号（Ｓ２）とを生成する制御部（１０９）と、を有し、制御電流生成回路（２１１～２１ｍ）は、並列数切替信号（Ｓ１）に応じて並列動作する制御電流生成回路の数が制御され、バイアス電流切替信号（Ｓ２）に応じて１つの制御電流生成回路が入出力する周波数制御電流を並列数の逆数倍とする。

Abstract translation: 根据实施例的半导体器件包括：相位比较器，其产生相位差确定信号（UP，DN）; 控制电流产生电路（211-21m），每个电路具有用于产生具有预定电流值的第一偏置电流的电流源，并且基于该相位输入/输出从第一偏置电流产生的频率控制电流 差分确定信号（UP，DN）; 环路滤波器（26），其基于所述频率控制电流产生频率控制电压; 根据所述频率控制电压控制输出信号（S3）的频率的压控振荡器（27）; 以及产生并行数转换信号（S1）和偏置电流切换信号（S2）的控制单元（109）。 关于控制电流产生电路（211-21m），控制响应于并行数转换信号（S1）并联工作的控制电流产生电路的数量，并且通过一个控制电流产生输入/输出的频率控制电流 响应于偏置电流切换信号（S2）的电路被设置为并行数的倒数倍。

公开(公告)号：WO2013141863A1

公开(公告)日：2013-09-26

申请号：PCT/US2012/030151

申请日：2012-03-22

Applicant: LOTFY, Amr M. ,  ABDELSALAM, Mohamed A. ,  EL MAHALAWY, Mohammed W. ,  KURD, Nasser A. ,  ABDELMONEUM, Mohamed A.

Inventor： LOTFY, Amr M. ,  ABDELSALAM, Mohamed A. ,  EL MAHALAWY, Mohammed W. ,  KURD, Nasser A. ,  ABDELMONEUM, Mohamed A.

IPC: H03L7/099 ,  H03K3/03

CPC classification number: H03L7/00 ,  H03K3/0315 ,  H03L7/0818 ,  H03L7/087 ,  H03L7/0992

Abstract: Described herein is apparatus and system for a digitally controlled oscillator (DCO). The apparatus comprises a voltage regulator to provide an adjustable power supply; and a DCO to generate an output clock signal, the DCO including one or more delay elements, each delay element operable to change its propagation delay via the adjustable power supply, wherein each delay element comprising an inverter with adjustable drive strength, wherein the inverter is powered by the adjustable power supply. The apparatus further comprises a digital controller to generate a first signal for instructing the voltage regulator to adjust a voltage level of the adjustable power supply.

Abstract translation: 这里描述了用于数字控制振荡器（DCO）的装置和系统。 该装置包括电压调节器以提供可调电源; 以及DCO，用于产生输出时钟信号，所述DCO包括一个或多个延迟元件，每个延迟元件可操作以经由所述可调节电源改变其传播延迟，其中每个延迟元件包括具有可调驱动强度的逆变器，其中所述逆变器 由可调电源供电。 该装置还包括数字控制器，用于产生用于指示电压调节器调节可调电源的电压电平的第一信号。

公开(公告)号：WO2013112701A1

公开(公告)日：2013-08-01

申请号：PCT/US2013/022914

申请日：2013-01-24

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： MUKHERJEE, Tonmoy, S. ,  AUDE, Arlo, J.

IPC: H04L7/04

CPC classification number: H04L7/0016 ,  H03L7/087 ,  H03L7/0891 ,  H03L7/095 ,  H03L2207/14 ,  H04L7/033

Abstract: The disclosed clock-data recovery architecture includes out-of-lock (including false lock) detection. A clock-data recovery (CDR) circuit (100) for out-of-lock (including false lock) detection includes a phase/frequency detector (PFD) (101) for clock recovery and a data retimer (111) for recovering/retiming data. A received data signal is input to phase/frequency detector (101), which generates a recovered clock, and to retimer (111) which recovers and retimes data based on the recovered clock. Out-of-lock detection is accomplished by sampling retimed/recovered data with positive and negative edges of the received data. In example embodiments, an out-of-lock condition is determined either by detecting the occurrence of, or counting, missed edges corresponding to the failure of received data sampling to detect corresponding positive/negative edges of the retimed/recovered data.

Abstract translation: 公开的时钟数据恢复架构包括非锁定（包括假锁）检测。 用于非锁定（包括假锁定）检测的时钟数据恢复（CDR）电路（100）包括用于时钟恢复的相位/频率检测器（101）和用于恢复/重新定时的数据重新定时器（111） 数据。 接收到的数据信号被输入到产生恢复时钟的相位/频率检测器（101）和基于恢复的时钟恢复和重新定时数据的重定时器（111）。 通过对接收到的数据的正和负边缘采样重新定时/恢复的数据来完成锁定外检测。 在示例实施例中，通过检测对应于接收到的数据采样的故障的错过边缘的发生或计数错误边缘以检测重新定时/恢复的数据的相应正/负边缘来确定失锁状态。

公开(公告)号：WO2013083376A1

公开(公告)日：2013-06-13

申请号：PCT/EP2012/072638

申请日：2012-11-14

Applicant: TELEFONAKTIEBOLAGET L M ERICSSON (publ)

Inventor： EK, Staffan

IPC: H03L7/087 ,  H03L7/089 ,  H03L7/10

CPC classification number: H03L7/10 ,  H02M3/07 ,  H03L7/087 ,  H03L7/089 ,  H03L7/093 ,  H03L7/099 ,  H04B1/40 ,  H04L7/0331

Abstract: An analog phase-locked loop, PLL, (100, 200) is disclosed, comprising a voltage controlled oscillator (102, 202); a frequency divider (104, 204) having its input connected to an output of the VCO; a first phase detector (106, 206) arranged to detect a phase difference between an output signal of the frequency divider and a reference frequency signal and provide an output signal based on the phase difference, wherein the detectable phase difference is within one cycle of the reference frequency; a first charge pump (108, 208) connected to an output of the first phase detector and arranged to output a charge per detected phase error based on the output of the first phase detector; and an analog loop filter (110, 210) connected to the first charge pump and arranged to provide a voltage, based on the output of the first charge pump, to the VCO. The PLL further comprises a second phase detector (112, 212, 300, 400, 500) arranged to detect a number of cycles in phase difference between the output signal of the frequency divider and the reference frequency signal and provide an output signal based on the number of cycles in phase difference; and a second charge pump (114, 214, 600, 700) connected to an output of the second phase detector and arranged to provide a charge per detected phase error, based on the output of the second phase detector, to the loop filter. A radio circuit, a communication device and a communication node are also disclosed.

Abstract translation: 公开了一种模拟锁相环PLL（100,200），包括压控振荡器（102,202）; 分频器（104,204），其输入端连接到VCO的输出; 布置成检测分频器的输出信号和参考频率信号之间的相位差并且基于相位差提供输出信号的第一相位检测器（106,206），其中可检测的相位差在 参考频率 第一电荷泵（108,208），其连接到所述第一相位检测器的输出，并且被布置为基于所述第一相位检测器的输出来输出每个检测到的相位误差的电荷; 以及连接到所述第一电荷泵并且被布置成基于所述第一电荷泵的输出将电压提供给所述VCO的模拟环路滤波器（110,210）。 PLL还包括被配置为检测分频器的输出信号与参考频率信号之间的相位差的多个周期的第二相位检测器（112,212,300,400,500），并提供基于 相位差周期数; 以及第二电荷泵（114,214,600,700），其连接到所述第二相位检测器的输出端，并且被布置为基于所述第二相位检测器的输出向所述环路滤波器提供每个检测到的相位误差的电荷。 还公开了无线电电路，通信设备和通信节点。

公开(公告)号：WO2011088368A2

公开(公告)日：2011-07-21

申请号：PCT/US2011021366

申请日：2011-01-14

Applicant: VITESSE SEMICONDUCTOR CORP ,  KYLES IAN

Inventor： KYLES IAN

CPC classification number: H03L7/087 ,  H03L7/07 ,  H03L7/0807 ,  H03L7/0812 ,  H03L7/0814

Abstract: A clock and data recovery device receives a serial data stream and produces recovered clock and data signals. The clock and data recovery device operates over a range of frequencies and without use an external reference clock. A first loop supplies a first clock signal to a second loop. The second loop modifies the first clock signal to produce the recovered clock signal and uses the recover clock signal to produce the recovered data signal. The first loop changes the frequency of the first clock signal based on frequency comparison and data transition density metrics.

Abstract translation: 时钟和数据恢复设备接收串行数据流并产生恢复的时钟和数据信号。 时钟和数据恢复设备可在一定范围内工作，无需使用外部参考时钟。 第一个环路将第一个时钟信号提供给第二个环路。 第二回路修改第一时钟信号以产生恢复的时钟信号并使用恢复时钟信号产生恢复的数据信号。 第一个循环根据频率比较和数据转换密度度量改变第一个时钟信号的频率。

公开(公告)号：WO2011061520A1

公开(公告)日：2011-05-26

申请号：PCT/GB2010/051558

申请日：2010-09-17

Applicant: AEROFLEX INTERNATIONAL LIMITED ,  THOMAS, Neil Edwin

Inventor： THOMAS, Neil Edwin

IPC: H03L7/087 ,  H03L7/185 ,  H03L7/189 ,  H03L7/10

CPC classification number: H03L7/087 ,  H03L7/10 ,  H03L7/185 ,  H03L7/189 ,  H03L2207/06 ,  H03L2207/12

Abstract: A phase locked loop (10) comprising: a tuneable oscillator (12); a mixer-based phase sensitive detector (18) to receive input signals from the tuneable oscillator (12) and a reference signal (20); a cycle slip detector (26) to receive input signals from the tuneable oscillator (12) and the reference signal (20), the cycle slip detector (26) being configured to generate an output signal when two consecutive pulses are present in one of its input signals without an intervening pulse in the other of its input signals; coarse tune signal means (32, 34) to receive the output signal generated by the cycle slip detector; and adding means (24) for adding a signal output by the coarse signal means (32, 34) to a signal output by the phase sensitive detector (18) to control the frequency of the tuneable oscillator (12).

Abstract translation: 一种锁相环（10），包括：可调谐振荡器（12）; 基于混频器的相位敏感检测器（18），用于接收来自可调谐振荡器（12）的输入信号和参考信号（20）; 循环滑移检测器（26），用于接收来自可调谐振荡器（12）和参考信号（20）的输入信号，周期滑移检测器（26）被配置为当两个连续脉冲存在于其中的一个时产生输出信号 在其输入信号中没有中间脉冲的输入信号; 粗调信号装置（32,34），用于接收由循环滑移检测器产生的输出信号; 和加法装置（24），用于将由粗信号装置输出的信号（32,34）加到由相敏检测器（18）输出的信号上，以控制可调谐振荡器（12）的频率。

公开(公告)号：WO2010144996A1

公开(公告)日：2010-12-23

申请号：PCT/CA2010/000828

申请日：2010-06-03

Applicant: NORTEL NETWORKS LIMITED ,  SMILEY, Russell ,  NICHOLLS, Charles

Inventor： SMILEY, Russell ,  NICHOLLS, Charles

IPC: H03L7/24 ,  H04W56/00 ,  H04L7/027

CPC classification number: H03L7/00 ,  G06F1/14 ,  H03L7/087

Abstract: A device is provided having a local oscillator (LO) configured to generate a first signal having timing information, frequency information, phase information or combinations thereof. The device also includes a prioritizer comprising at least two inputs, each input configured to receive a respective second signal having timing information, frequency information, phase information or combinations thereof. The prioritizer is configured to determine an accuracy of at least one second signal of the at least two second signals in relation to a second signal assigned to be a most accurate of the at least two second signals. The prioritizer is also configured to order the at least two second signals from most accurate to least accurate. The LO is disciplined to correct an offset error of the LO relative to a most accurate second signal that is available to the device, based on the order of the at least two second signals.

Abstract translation: 提供了一种具有本地振荡器（LO）的设备，其被配置为生成具有定时信息，频率信息，相位信息或其组合的第一信号。 该装置还包括一个包括至少两个输入的优先化器，每个输入被配置为接收具有定时信息，频率信息，相位信息或其组合的相应的第二信号。 优先化器被配置为相对于被分配为至少两个第二信号中最精确的第二信号来确定至少两个第二信号的至少一个第二信号的精度。 优先化器还被配置为将至少两个第二信号从最准确到最不准确地排序。 基于至少两个第二信号的顺序，LO被规定为校正LO相对于设备可用的最准确的第二信号的偏移误差。