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    METHODS FOR ERROR CORRECTION WITH RESISTIVE CHANGE ELEMENT ARRAYS
    72.
    发明申请
    METHODS FOR ERROR CORRECTION WITH RESISTIVE CHANGE ELEMENT ARRAYS 审中-公开
    用电阻变化元件阵列进行误差校正的方法

    公开(公告)号：WO2018005187A1

    公开(公告)日：2018-01-04

    申请号：PCT/US2017/038478

    申请日：2017-06-21

    Applicant: NANTERO, INC.

    Inventor： NING, Sheyang

    IPC: G11C11/00 ,  G11C13/00 ,  G11C17/00 ,  G11C27/00

    CPC classification number: G11C29/52 ,  G11C7/04 ,  G11C7/1006 ,  G11C13/004 ,  G11C13/0069 ,  G11C2029/0411 ,  G11C2213/71 ,  G11C2213/77 ,  G11C2213/79

    Abstract: Error correction methods for arrays of resistive change elements are disclosed. An array of resistive change elements is organized into a plurality of subsections. Each subsection includes at least one flag bit and a plurality of data bits. At the start of a write operation, all bits in a subsection are initialized. If any data bits fail to initialize, the pattern of errors is compared to the input data pattern. The flag cells are then activated to indicate the appropriate encoding pattern to apply to the input data to match the errors. The input data is then encoded according to this encoding pattern before being written to the array. A second error correction algorithm can be used to correct remaining errors. During a read operation, the encoding pattern indicated by the flag bits is used to decode the read data and retrieve the original input data.

    Abstract translation: 公开了用于电阻变化元件阵列的误差校正方法。 一组电阻变化元件被组织成多个子部分。 每个子部分包括至少一个标志位和多个数据位。 在写操作开始时，子部分中的所有位都被初始化。 如果任何数据位未能初始化，则将错误模式与输入数据模式进行比较。 随后激活标志单元以指示适用于输入数据以匹配错误的适当编码模式。 然后在写入数组之前，根据此编码模式对输入数据进行编码。 第二个纠错算法可以用来纠正剩余的错误。 在读操作期间，由标志位指示的编码模式用于解码读取的数据并检索原始输入数据。

    SOLID STATE STORAGE DEVICE WITH VARIABLE LOGICAL CAPACITY BASED ON MEMORY LIFE CYCLE
    73.
    发明申请
    SOLID STATE STORAGE DEVICE WITH VARIABLE LOGICAL CAPACITY BASED ON MEMORY LIFE CYCLE 审中-公开
    具有可变逻辑能力的固态存储器件，基于存储器生命周期

    公开(公告)号：WO2017062117A1

    公开(公告)日：2017-04-13

    申请号：PCT/US2016/049911

    申请日：2016-09-01

    Applicant: MICRON TECHNOLOGY, INC.

    Inventor： REIMERS, Niels

    IPC: G06F3/06

    CPC classification number: G06F3/0616 ,  G06F3/0644 ,  G06F3/0653 ,  G06F3/0679 ,  G11C16/349 ,  G11C29/52 ,  G11C29/76 ,  G11C29/83 ,  G11C29/883 ,  G11C2029/0409 ,  G11C2029/0411

    Abstract: Several embodiments of memory devices and systems having a variable logical memory capacity are disclosed herein. In one embodiment, a memory device can include a plurality of memory regions that collectively define a physical memory capacity and a controller operably coupled to the plurality of memory regions. The controller is configured to advertise a first logical memory capacity to a host device, wherein the first logical memory capacity is less than the physical memory capacity, determine that at least one of the memory regions is at or near end of life, and in response to the determination, (1) retire the at least one of the memory regions and (2) reduce a logical memory capacity of the host device to a second logical memory capacity that is less than the first logical memory capacity.

    Abstract translation: 本文公开了具有可变逻辑存储器容量的存储器件和系统的几个实施例。 在一个实施例中，存储器设备可以包括共同定义物理存储器容量的多个存储器区域和可操作地耦合到多个存储器区域的控制器。 所述控制器被配置为向主机设备通告第一逻辑存储器容量，其中所述第一逻辑存储器容量小于所述物理存储器容量，确定所述存储器区域中的至少一个处于或接近寿命结束，并且作为响应 （1）将所述至少一个所述存储器区域退出，以及（2）将所述主机设备的逻辑存储器容量减小到小于所述第一逻辑存储器容量的第二逻辑存储器容量。

    DATA ENCODING ON SINGLE-LEVEL AND VARIABLE MULTI-LEVEL CELL STORAGE
    74.
    发明申请
    DATA ENCODING ON SINGLE-LEVEL AND VARIABLE MULTI-LEVEL CELL STORAGE 审中-公开
    数据编码单级和可变多级电池存储

    公开(公告)号：WO2016137716A2

    公开(公告)日：2016-09-01

    申请号：PCT/US2016/016672

    申请日：2016-02-05

    Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

    Inventor： STRAUSS, Karin ,  CEZE, Luis Henrique ,  MALVAR, Henrique S. ,  GUO, Qing

    IPC: H04N19/60

    CPC classification number: G06F11/1072 ,  G06F11/1048 ,  G11C7/1006 ,  G11C11/5628 ,  G11C11/5678 ,  G11C13/0004 ,  G11C29/42 ,  G11C29/50004 ,  G11C2029/0411 ,  G11C2029/5004 ,  G11C2211/5641 ,  H04N19/37 ,  H04N19/423 ,  H04N19/48 ,  H04N19/60 ,  H04N19/66 ,  H04N19/67

    Abstract: A method of encoding data on single level or variable multi-level cell storage includes receiving a block of encoded data from an approximation-aware application and at least an importance attribute associated with the block of encoded data; and assigning the block of encoded data to a memory address or a particular region of a memory having at least three precision levels, based at least according to the importance attribute. The importance attribute indicates a relative sensitivity of bits of the block to errors in an output quality from decoding the encoded data. An approximation-aware application can be an image encoding application having a modified entropy encoding step that enables identification and splitting of bits into groupings according to sensitivity to errors.

    Abstract translation: 在单级或可变多级单元存储器上编码数据的方法包括：接收来自近似感知应用的编码数据块，以及至少与编码数据块相关联的重要性属性; 以及至少根据重要性属性将编码数据块分配给具有至少三个精度级别的存储器的存储器地址或特定区域。 重要性属性表示对编码数据进行解码时，块的比特对输出质量中的错误的相对灵敏度。 近似感知应用可以是具有修改的熵编码步骤的图像编码应用，其能够根据对错误的灵敏度来识别和分割比特到分组。

    CIRCUITRY FOR FERROELECTRIC FET-BASED DYNAMIC RANDOM ACCESS MEMORY AND NON-VOLATILE MEMORY
    77.
    发明申请
    CIRCUITRY FOR FERROELECTRIC FET-BASED DYNAMIC RANDOM ACCESS MEMORY AND NON-VOLATILE MEMORY 审中-公开
    用于基于电磁场的动态随机存取存储器和非易失性存储器的电路

    公开(公告)号：WO2016004388A1

    公开(公告)日：2016-01-07

    申请号：PCT/US2015/039109

    申请日：2015-07-02

    Applicant: YALE UNIVERSITY

    Inventor： SUN, Xiao ,  MA, Tso-Ping

    IPC: G11C11/22

    CPC classification number: G11C11/2275 ,  G11C11/223 ,  G11C11/2277 ,  G11C11/5657 ,  G11C29/023 ,  G11C29/028 ,  G11C29/52 ,  G11C2029/0409 ,  G11C2029/0411 ,  G11C2211/5648

    Abstract: Exemplary embodiments of the present disclosure are directed to circuitry for effective operation of Ferroelectric-gated FET (FeFET) memories. Exemplary embodiment of the present disclosure includes circuits and/or circuit blocks to facilitate memory refresh, error checking and correcting (ECC), reading and sensing memory cells, program and erase operations, and other control and periphery operations for FeFET memory cell arrays.

    Abstract translation: 本公开的示例性实施例涉及用于铁电栅极FET（FeFET）存储器的有效操作的电路。 本公开的示例性实施例包括用于促进存储器刷新，错误检查和校正（ECC），读取和感测存储器单元，编程和擦除操作以及用于FeFET存储器单元阵列的其他控制和外围操作的电路和/或电路块。

    DATA STORAGE IN DEGRADED SOLID STATE MEMORY
    78.
    发明申请
    DATA STORAGE IN DEGRADED SOLID STATE MEMORY 审中-公开
    降解固态存储器中的数据存储

    公开(公告)号：WO2015094349A1

    公开(公告)日：2015-06-25

    申请号：PCT/US2013/077005

    申请日：2013-12-20

    Applicant: EMPIRE TECHNOLOGY DEVELOPMENT, LLC

    Inventor： ZHANG, Tong

    IPC: G06F11/00

    CPC classification number: G06F3/064 ,  G06F3/0619 ,  G06F3/0673 ,  G06F11/1012 ,  G06F11/1068 ,  G11C16/349 ,  G11C29/12 ,  G11C29/52 ,  G11C29/70 ,  G11C2029/0409 ,  G11C2029/0411

    Abstract: Technologies are generally described for systems, devices and methods effective to operate a memory device. A memory controller may compress initial data to produce compressed data. The memory controller may select a storage block in the memory device. The memory controller may identify one or more positions of defective cells in the selected storage block. The memory controller may manipulate the compressed data based on the identified one or more positions to produce manipulated data. The memory controller may store the manipulated data in the selected storage block.

    Abstract translation: 通常描述了有效操作存储器件的系统，设备和方法的技术。 存储器控制器可以压缩初始数据以产生压缩数据。 存储器控制器可以选择存储器件中的存储块。 存储器控制器可以识别所选存储块中的缺陷单元的一个或多个位置。 存储器控制器可以基于所识别的一个或多个位置来操纵压缩数据以产生操纵数据。 存储器控制器可以将所操纵的数据存储在所选择的存储块中。

    半导体存储器装置及其ECC方法
    79.
    发明申请
    半导体存储器装置及其ECC方法 审中-公开

    公开(公告)号：WO2014199199A1

    公开(公告)日：2014-12-18

    申请号：PCT/IB2013/054868

    申请日：2013-06-14

    Applicant: 三星电子株式会社

    Inventor： 金甫根

    IPC: G11C29/42

    CPC classification number: G06F11/1068 ,  G06F3/0619 ,  G06F3/064 ,  G06F3/0688 ,  G06F11/1012 ,  G11C29/52 ,  G11C2029/0411

    Abstract: 提供了一种半导体存储器装置及其ECC方法，所述半导体存储器装置包括：第一非易失性存储器；第二非易失性存储器，具有与第一非易失性存储器的类型不同的类型；控制器；第一纠错电路，被构造成纠正在第一非易失性存储器进行编程的第一写数据的错误；和第二纠错电路，包括在控制器中并被构造成基于与第一纠错电路的纠错算法不同的纠错算法纠正第一写数据的错误或在第二非易失性存储器进行编程的第二写数据的错误。根据第一写数据的属性使用第一纠错电路和第二纠错电路中的一个产生用于纠正第一写数据的错误的纠错数据。

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