公开(公告)号：WO2017048661A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051423

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F15/78 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Systems, apparatuses, and methods related to a block-based processor core topology register are disclosed. In one example of the disclosed technology, a processor can include a plurality of block-based processor cores for executing a program including a plurality of instruction blocks. A respective block-based processor core can include a sharable resource and a programmable composition topology register. The programmable composition topology register can be used to assign a group of the physical processor cores that share the sharable resource.

Abstract translation: 公开了与基于块的处理器核心拓扑寄存器相关的系统，装置和方法。 在所公开的技术的一个示例中，处理器可以包括多个基于块的处理器核，用于执行包括多个指令块的程序。 相应的基于块的处理器核心可以包括可共享资源和可编程组合拓扑寄存器。 可编程组合拓扑寄存器可用于分配一组共享可共享资源的物理处理器内核。

公开(公告)号：WO2017048647A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051408

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F9/38 ,  G06F9/30

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for controlling execution of memory access instructions in a block-based processor architecture using a hardware structure that generates a relative ordering of memory access instruction in an instruction block. In one example of the disclosed technology, a method of executing an instruction block having a plurality of memory load and/or memory store instructions includes decoding an instruction block encoding a plurality of memory access instructions and generating data indicating a relative order for executing the memory access instructions in the instruction block and scheduling operation of a portion of the instruction block based at least in part on the relative order data. In some examples, a store vector data register can store the generated relative ordering data for use in subsequent instances of the instruction block.

Abstract translation: 公开了用于在基于块的处理器架构中使用生成指令块中的存储器访问指令的相对排序的硬件结构来控制存储器访问指令的执行的装置和方法。 在所公开的技术的一个示例中，执行具有多个存储器加载和/或存储器存储指令的指令块的方法包括对编码多个存储器访问指令的指令块进行解码，并产生指示执行存储器的相对次序的数据 指令块中的访问指令和指令块的一部分的调度操作至少部分地基于相对顺序数据。 在一些示例中，存储向量数据寄存器可以存储所生成的相关订购数据，以供在指令块的后续实例中使用。

公开(公告)号：WO2013045919A1

公开(公告)日：2013-04-04

申请号：PCT/GB2012/052383

申请日：2012-09-26

Applicant: ARM Limited ,  REID, Alastair David

Inventor： REID, Alastair David

IPC: G06F15/80 ,  G06F9/35 ,  G06F9/38 ,  G06F9/30 ,  G06F12/06 ,  G06F13/16

CPC classification number: G06F8/4441 ,  G06F8/443 ,  G06F8/445 ,  G06F8/45 ,  G06F8/452 ,  G06F9/30 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/30087 ,  G06F9/35 ,  G06F9/3834 ,  G06F9/3838

Abstract: A vector data access unit for accessing data stored within a data store in response to decoded vector data access instructions is disclosed. Each of the vector data access instructions comprise a plurality of elements indicating a data access to be performed, the elements being in an order within the vector data access instruction that the corresponding data access is instructed to be performed in. The vector data access unit comprises data access ordering circuitry for issuing data access requests indicated by the elements to the data store, the data access ordering circuitry being configured in response to receipt of at least two decoded vector data access instructions, an earlier of the at least two decoded vector data access instructions being received before a later of the at least two decoded vector instructions and one of the at least two decoded vector data access instructions being a write instruction and to an indication that data accesses from the at least two decoded vector data access instructions can be interleaved to a limited extent, to: determine for each of the at least two vector data access instructions, from a position of the elements within the plurality of elements which of the plurality of data accesses indicated by the plurality of elements is a next data access to be performed for the vector data access instructions, the data accesses being performed in the instructed order; determine an element indicating the next data access for each of said vector data access instructions; select one of the next data accesses as a next data access to be issued to the data store in dependence upon an order the at least two vector data instructions were received in and the position of the elements indicating the next data accesses relative to each other within their respective plurality of elements, subject to a constraint that a difference between a numerical position of the element indicating the next data access within the plurality of elements of a later of the vector data access instructions and a numerical position of the element indicating the next data access within the plurality of elements of an earlier vector access data instruction is less than a predetermined value.

Abstract translation: 公开了一种用于响应于解码的矢量数据访问指令访问存储在数据存储器内的数据的向量数据访问单元。 矢量数据访问指令中的每一个包括指示要执行的数据访问的多个元素，所述元素处于向量数据访问指令内的顺序，指示相应的数据访问被执行。向量数据访问单元包括 数据访问排序电路，用于将由所述元件指示的数据访问请求发布到所述数据存储器，所述数据访问排序电路被配置为响应于接收到至少两个解码的矢量数据访问指令，所述至少两个解码矢量数据访问中的较早者 所述指令在所述至少两个解码矢量指令之后被接收，并且所述至少两个解码矢量数据访问指令中的一个是写指令，并且指示可以交织来自所述至少两个解码矢量数据访问指令的数据访问 在有限的程度上：确定至少两个向量数据访问指令中的每一个， 从多个元素中的元素的位置，由多个元素指示的多个数据访问中的哪个元素是要向量数据访问指令执行的下一个数据访问，以指示的顺序执行数据访问; 确定指示每个所述向量数据访问指令的下一个数据访问的元素; 根据接收到的至少两个向量数据指令的顺序以及指示相对于彼此的下一次数据访问的元素的位置，选择下一个数据访问之一作为要发布到数据存储的下一个数据访问 它们各自的多个元素受到约束，即指示下一个矢量数据访问指令的多个元素中的下一个数据访问的元素的数字位置与指示下一个数据的元素的数字位置之间的差异 早期向量访问数据指令的多个元素内的访问小于预定值。

公开(公告)号：WO2012057089A1

公开(公告)日：2012-05-03

申请号：PCT/JP2011/074451

申请日：2011-10-24

Applicant: シャープ株式会社 ,  今奥 崇夫 ,  吉岡 孝兼

Inventor： 今奥　崇夫 ,  吉岡　孝兼

IPC: G02F1/1333 ,  F21S2/00 ,  F21V15/01 ,  G02F1/13357 ,  F21Y101/02

CPC classification number: G09F13/0413 ,  G02F1/133385 ,  G02F2001/133314 ,  G02F2001/133628 ,  G02F2201/54 ,  G06F9/35 ,  G09F9/35

Abstract: 　表示装置（１）の表示パネル（１０）は、シャーシ（３１）とベゼル（２０）とで挟持されており、ベゼル（２０）と、シャーシ（３１）における表示パネル（１０）との接触部とが、同じ熱膨張係数を有する材料で形成されており、シャーシ（３１）の底壁（３２）が、ベゼル（２０）およびシャーシ（３１）における表示パネル（１０）との接触部よりも熱膨張係数が高い材料で形成されている。

Abstract translation: 显示装置（1）的显示面板（10）被保持在底盘（31）和表圈（20）之间。 所述部分与显示面板（10）接触的部分边框（20）和底盘（31）由具有相同热膨胀系数的材料形成。 底盘（31）的底壁（32）由具有比所述边框（20）和底架（31）的部分更高的热膨胀系数的材料形成，所述部分与显示面板（ 10）。

公开(公告)号：WO2010093657A3

公开(公告)日：2010-11-18

申请号：PCT/US2010023701

申请日：2010-02-10

Applicant: MICROCHIP TECH INC ,  LUNDSTRUM ZEKE R ,  DELPORT VIVIEN ,  STEEDMAN SEAN ,  JULICHER JOSEPH

Inventor： LUNDSTRUM ZEKE R ,  DELPORT VIVIEN ,  STEEDMAN SEAN ,  JULICHER JOSEPH

IPC: G06F9/30 ,  G06F9/318 ,  G06F9/35 ,  G06F12/06

CPC classification number: G06F9/3012 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/342 ,  G06F9/35 ,  G06F12/0623

Abstract: A microcontroller has a data memory divided into a plurality of memory banks, an address multiplexer for providing an address to the data memory, an instruction register providing a first partial address to a first input of the address multiplexer, a bank select register which is not mapped to the data memory for providing a second partial address to a the first input of the address multiplexer, and a plurality of special function registers mapped to the data memory, wherein the plurality of special function registers comprises an indirect access register coupled with a second input of the address multiplexer, and wherein the data memory comprises more than one memory bank of the plurality of memory banks that form a block of linear data memory to which no special function registers are mapped.

Abstract translation: 微控制器具有被分成多个存储体的数据存储器，用于向数据存储器提供地址的地址多路复用器，向地址多路复用器的第一输入提供第一部分地址的指令寄存器，不是存储体选择寄存器 映射到数据存储器，用于向地址多路复用器的第一输入提供第二部分地址;以及多个特殊功能寄存器，映射到数据存储器，其中多个特殊功能寄存器包括间接访问寄存器，与第二 输入所述地址多路复用器，并且其中所述数据存储器包括所述多个存储体中的多于一个存储体，所述多个存储体形成线性数据存储器块，其中没有特殊功能寄存器被映射到所述线性数据存储器块。

公开(公告)号：WO2008133980A3

公开(公告)日：2008-12-24

申请号：PCT/US2008005336

申请日：2008-04-25

Applicant: VNS PORTFOLIO LLC ,  RIBLE JOHN W

Inventor： RIBLE JOHN W

IPC: G06F13/00

CPC classification number: G06F9/35 ,  G06F15/17337

Abstract: A computer (12) having multiple data paths (38a-d) connecting to other devices, which may be similar computers. A register (40d) is provided that has bits (110) programmatically settable to address each of the data paths such that the computer can communicate via multiple of the data paths based on which bits are concurrently set in the register. Optionally, multiple of the computers can be connected in series (termed a pipeline") or to form an array (10).

Abstract translation: 具有连接到其他设备的多个数据路径（38a-d）的计算机（12），其可以是类似的计算机。 提供寄存器（40d），其具有可编程设置的比特（110）以寻址每个数据路径，使得计算机可以基于哪些比特同时设置在寄存器中，经由多个数据路径进行通信。 可选地，多个计算机可以串联连接（称为管线“）或形成阵列（10）。

公开(公告)号：WO2005043384A1

公开(公告)日：2005-05-12

申请号：PCT/US2004/034727

申请日：2004-10-20

Applicant: MICROCHIP TECHNOLOGY INCORPORATED ,  CONNER, Joshua, M. ,  GROSBACH, James, H. ,  TRIECE, Joseph, W.

Inventor： CONNER, Joshua, M. ,  GROSBACH, James, H. ,  TRIECE, Joseph, W.

IPC: G06F9/30

CPC classification number: G06F9/355 ,  G06F9/30134 ,  G06F9/35 ,  G06F9/4484

Abstract: A method, system and apparatus are providing fast access to memory in a stack. The system and apparatus include an address bit, a stack pointer, and fast access random access memory ("RAM"). The method provides that, when a first address mode is used in conjunction with the address bit and the stack pointer, the location of the access RAM can be shifted in order to achieve an index of literal offset address mode.

Abstract translation: 方法，系统和装置正在提供对堆栈中的存储器的快速访问。 系统和装置包括地址位，堆栈指针和快速访问随机存取存储器（“RAM”）。 该方法规定，当与地址位和堆栈指针一起使用第一地址模式时，可以移位存取RAM的位置，以便实现字面偏移地址模式的索引。

公开(公告)号：WO2017048659A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051420

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C.

IPC: G06F12/0806 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Technology related to prefetching instruction blocks is disclosed. In one example of the disclosed technology, a processor comprises a block-based processor core for executing a program comprising a plurality of instruction blocks. The block-based processor core can include prefetch logic and a local buffer. The prefetch logic can be configured to receive a reference to a predicted instruction block and to determine a mapping of the predicted instruction block to one or more lines. The local buffer can be configured to selectively store portions of the predicted instruction block and to provide the stored portions of the predicted instruction block when control of the program passes along a predicted execution path to the predicted instruction block.

Abstract translation: 公开了与预取指令块有关的技术。 在所公开技术的一个示例中，处理器包括用于执行包括多个指令块的程序的基于块的处理器核心。 基于块的处理器核心可以包括预取逻辑和本地缓冲器。 预取逻辑可以被配置为接收对预测指令块的引用，并且确定预测指令块与一行或多行的映射。 本地缓冲器可以被配置为选择性地存储预测指令块的部分，并且当程序的控制沿着预测执行路径传递到预测指令块时，提供预测指令块的存储部分。

公开(公告)号：WO2017048658A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051419

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F12/0862 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Technology related to prefetching data associated with predicated stores of programs in block-based processor architectures is disclosed. In one example of the disclosed technology, a processor includes a block-based processor core for executing an instruction block comprising a plurality of instructions. The block-based processor core includes decode logic and prefetch logic. The decode logic is configured to detect a predicated store instruction of the instruction block. The prefetch logic is configured to calculate a target address of the predicated store instruction and initiate a memory operation associated with the calculated target address before a predicate of the predicated store instruction is calculated.

Abstract translation: 公开了与在基于块的处理器架构中预测与节目的存储相关联的数据相关的技术。 在所公开的技术的一个示例中，处理器包括用于执行包括多个指令的指令块的基于块的处理器核心。 基于块的处理器核心包括解码逻辑和预取逻辑。 解码逻辑被配置为检测指令块的预测存储指令。 预取逻辑被配置为计算预测存储指令的目标地址，并且在计算预测存储指令的谓词之前发起与计算出的目标地址相关联的存储器操作。

公开(公告)号：WO2017048654A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051415

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F12/0806 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for controlling instruction flow in block-based processor architectures. In one example of the disclosed technology, an instruction block address register stores an index address to a memory storing a plurality of instructions for an instruction block, the indexed address being inaccessible when the processor is in one or more unprivileged operational modes, one or more execution units configured to execute instructions for the instruction block, and a control unit configured to fetch and decode two or more of the plurality of instructions from the memory based on the indexed address.

Abstract translation: 公开了用于控制基于块的处理器架构中的指令流的装置和方法。 在所公开的技术的一个示例中，指令块地址寄存器将索引地址存储到存储指令块的多个指令的存储器中，当处理器处于一个或多个非特权操作模式时，索引地址是不可访问的，一个或多个 执行单元，被配置为执行指令块的指令;以及控制单元，被配置为基于索引地址从存储器中获取和解码多个指令中的两个或更多个指令。