公开(公告)号：WO2017048661A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051423

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F15/78 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Systems, apparatuses, and methods related to a block-based processor core topology register are disclosed. In one example of the disclosed technology, a processor can include a plurality of block-based processor cores for executing a program including a plurality of instruction blocks. A respective block-based processor core can include a sharable resource and a programmable composition topology register. The programmable composition topology register can be used to assign a group of the physical processor cores that share the sharable resource.

Abstract translation: 公开了与基于块的处理器核心拓扑寄存器相关的系统，装置和方法。 在所公开的技术的一个示例中，处理器可以包括多个基于块的处理器核，用于执行包括多个指令块的程序。 相应的基于块的处理器核心可以包括可共享资源和可编程组合拓扑寄存器。 可编程组合拓扑寄存器可用于分配一组共享可共享资源的物理处理器内核。

公开(公告)号：WO2017048647A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051408

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F9/38 ,  G06F9/30

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for controlling execution of memory access instructions in a block-based processor architecture using a hardware structure that generates a relative ordering of memory access instruction in an instruction block. In one example of the disclosed technology, a method of executing an instruction block having a plurality of memory load and/or memory store instructions includes decoding an instruction block encoding a plurality of memory access instructions and generating data indicating a relative order for executing the memory access instructions in the instruction block and scheduling operation of a portion of the instruction block based at least in part on the relative order data. In some examples, a store vector data register can store the generated relative ordering data for use in subsequent instances of the instruction block.

Abstract translation: 公开了用于在基于块的处理器架构中使用生成指令块中的存储器访问指令的相对排序的硬件结构来控制存储器访问指令的执行的装置和方法。 在所公开的技术的一个示例中，执行具有多个存储器加载和/或存储器存储指令的指令块的方法包括对编码多个存储器访问指令的指令块进行解码，并产生指示执行存储器的相对次序的数据 指令块中的访问指令和指令块的一部分的调度操作至少部分地基于相对顺序数据。 在一些示例中，存储向量数据寄存器可以存储所生成的相关订购数据，以供在指令块的后续实例中使用。

公开(公告)号：WO2009087166A4

公开(公告)日：2009-11-05

申请号：PCT/EP2009050117

申请日：2009-01-07

Applicant: IBM ,  IBM UK ,  GREINER DAN ,  SLEGEL TIMOTHY

Inventor： GREINER DAN ,  SLEGEL TIMOTHY

IPC: G06F9/312

CPC classification number: G06F9/30043 ,  G06F9/30163 ,  G06F9/30167 ,  G06F9/324 ,  G06F9/3557

Abstract: A method, system and program product for loading or storing memory data wherein the address of the memory operand is based an offset of the program counter rather than an explicitly defined address location. The offset is defined by an immediate field of the instruction which is sign extended and is aligned as a halfword address when added to the value of the program counter.

Abstract translation: 一种用于加载或存储存储器数据的方法，系统和程序产品，其中存储器操作数的地址基于程序计数器的偏移而不是明确定义的地址位置。 偏移量由符号扩展的指令的立即字段定义，并在被添加到程序计数器的值时作为半字地址对齐。

公开(公告)号：WO2009087166A2

公开(公告)日：2009-07-16

申请号：PCT/EP2009/050117

申请日：2009-01-07

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  GREINER, Dan ,  SLEGEL, Timothy

Inventor： GREINER, Dan ,  SLEGEL, Timothy

IPC: G06F9/312

CPC classification number: G06F9/30043 ,  G06F9/30163 ,  G06F9/30167 ,  G06F9/324 ,  G06F9/3557

Abstract: A method, system and program product for loading or storing memory data wherein the address of the memory operand is based an offset of the program counter rather than an explicitly defined address location. The offset is defined by an immediate field of the instruction which is sign extended and is aligned as a halfword address when added to the value of the program counter.

Abstract translation: 用于加载或存储存储器数据的方法，系统和程序产品，其中存储器操作数的地址基于程序计数器的偏移量而不是明确定义的地址位置。 偏移量由扩展符号的直接​​字段定义，并在添加到程序计数器的值时作为半字地址对齐。

公开(公告)号：WO00048071A1

公开(公告)日：2000-08-17

申请号：PCT/DE2000/000291

申请日：2000-02-01

IPC: G06F9/30 ,  G06F9/318 ,  G06F9/32 ,  G06F9/34 ,  G06F9/38

CPC classification number: G06F9/3822 ,  G06F9/30174 ,  G06F9/30189 ,  G06F9/30196 ,  G06F9/321 ,  G06F9/324 ,  G06F9/3557

Abstract: The invention relates to a microprocessor for processing different assemblers. A parameter is provided in the microprocessor, whereby said parameter marks the respective assembler code. Different relative addressing occurs according to the setting of the parameter. The invention also relates to methods for relative addressing in a microprocessor. Relative addresses are determined differently according to the operating state or parameter for the respective assembler code.

Abstract translation: 微处理器用于处理各种汇编程序，其特征在于，参数是在所述微处理器被提供，其指定相应的汇编代码，并且根据该参数的设置，不同的相对寻址发生，并且对于相对方法中的微处理器处理，其中的一个功能 操作状态或参数用于相应的汇编代码的相对地址不同地确定。

公开(公告)号：WO2017048659A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051420

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C.

IPC: G06F12/0806 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Technology related to prefetching instruction blocks is disclosed. In one example of the disclosed technology, a processor comprises a block-based processor core for executing a program comprising a plurality of instruction blocks. The block-based processor core can include prefetch logic and a local buffer. The prefetch logic can be configured to receive a reference to a predicted instruction block and to determine a mapping of the predicted instruction block to one or more lines. The local buffer can be configured to selectively store portions of the predicted instruction block and to provide the stored portions of the predicted instruction block when control of the program passes along a predicted execution path to the predicted instruction block.

Abstract translation: 公开了与预取指令块有关的技术。 在所公开技术的一个示例中，处理器包括用于执行包括多个指令块的程序的基于块的处理器核心。 基于块的处理器核心可以包括预取逻辑和本地缓冲器。 预取逻辑可以被配置为接收对预测指令块的引用，并且确定预测指令块与一行或多行的映射。 本地缓冲器可以被配置为选择性地存储预测指令块的部分，并且当程序的控制沿着预测执行路径传递到预测指令块时，提供预测指令块的存储部分。

公开(公告)号：WO2017048658A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051419

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F12/0862 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Technology related to prefetching data associated with predicated stores of programs in block-based processor architectures is disclosed. In one example of the disclosed technology, a processor includes a block-based processor core for executing an instruction block comprising a plurality of instructions. The block-based processor core includes decode logic and prefetch logic. The decode logic is configured to detect a predicated store instruction of the instruction block. The prefetch logic is configured to calculate a target address of the predicated store instruction and initiate a memory operation associated with the calculated target address before a predicate of the predicated store instruction is calculated.

Abstract translation: 公开了与在基于块的处理器架构中预测与节目的存储相关联的数据相关的技术。 在所公开的技术的一个示例中，处理器包括用于执行包括多个指令的指令块的基于块的处理器核心。 基于块的处理器核心包括解码逻辑和预取逻辑。 解码逻辑被配置为检测指令块的预测存储指令。 预取逻辑被配置为计算预测存储指令的目标地址，并且在计算预测存储指令的谓词之前发起与计算出的目标地址相关联的存储器操作。

公开(公告)号：WO2017048654A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051415

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F12/0806 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for controlling instruction flow in block-based processor architectures. In one example of the disclosed technology, an instruction block address register stores an index address to a memory storing a plurality of instructions for an instruction block, the indexed address being inaccessible when the processor is in one or more unprivileged operational modes, one or more execution units configured to execute instructions for the instruction block, and a control unit configured to fetch and decode two or more of the plurality of instructions from the memory based on the indexed address.

Abstract translation: 公开了用于控制基于块的处理器架构中的指令流的装置和方法。 在所公开的技术的一个示例中，指令块地址寄存器将索引地址存储到存储指令块的多个指令的存储器中，当处理器处于一个或多个非特权操作模式时，索引地址是不可访问的，一个或多个 执行单元，被配置为执行指令块的指令;以及控制单元，被配置为基于索引地址从存储器中获取和解码多个指令中的两个或更多个指令。

公开(公告)号：WO2017048645A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051406

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F12/0806 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for decoding targets from an instruction and transmitting data to those targets in accordance with a current instruction. Multimodal target hardware is used in conjunction with one or more of the routers so as to route data to an appropriate target. The data can be one or more operands or a predicate and the targets can include operand buffers, broadcast channels, and general registers. In this way, operands, for example, can be directed for use with multiple subsequent instructions, and there are multiple modes for distributing the operands to the multiple instructions.

Abstract translation: 公开了用于从指令解码目标并根据当前指令将数据传送到那些目标的装置和方法。 多模式目标硬件与一个或多个路由器结合使用，以将数据路由到适当的目标。 数据可以是一个或多个操作数或谓词，目标可以包括操作数缓冲区，广播通道和通用寄存器。 以这种方式，例如，操作数可以被指导用于多个后续指令，并且存在用于将操作数分发到多个指令的多种模式。

公开(公告)号：WO2017048644A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051405

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for generating and using block branch metadata in block-based processor architectures. In one example of the disclosed technology, a block-based processor is configured to dynamically generate metadata representing control flow, exit points, and control flow probabilities for an instruction block while decoding and executing the block. The metadata can be used with subsequent invocations of the instruction block for branch and memory dependence predictions. In some examples, an incomplete portion of a control flow representation is generated for a number of predicated instructions and stored in a memory or storage device for enhancing prediction and prefetch for subsequent invocations of an instruction block.

Abstract translation: 公开了用于在基于块的处理器架构中生成和使用块分支元数据的装置和方法。 在所公开技术的一个示例中，基于块的处理器被配置为在解码和执行块期间动态地生成表示控制流，出口点和指令块的控制流概率的元数据。 元数据可以随后用于分支和存储器依赖性预测的指令块的调用。 在一些示例中，针对多个预测指令生成控制流表示的不完整部分，并存储在存储器或存储设备中，用于增强对指令块的后续调用的预测和预取。