公开(公告)号：WO2019093451A1

公开(公告)日：2019-05-16

申请号：PCT/JP2018/041574

申请日：2018-11-09

Applicant: 日本電気株式会社

Inventor： 小林　悠記

IPC: G06F9/32

CPC classification number: G06F9/32

Abstract: 多重ループにおけるループ制御命令およびアドレス更新命令を削減するため、本発明のデータ処理装置は、制御手段と、プログラムカウンタと、演算器と、ループカウンタ群と、ループ制御手段と、を備え、ループカウンタ群は、ループカウンタと、ループカウント最大値レジスタと、ループ変数増分レジスタとからなるループ制御レジスタ組を複数組含み、ループ制御手段は、多重ループのループ制御を行うよう、複数組のループ制御レジスタを同時にループ終了判定およびループカウンタ更新し、制御手段は、複数のループカウンタの値を命令語の対応するフィールドに対して作用させることで、多重ループに対応する制御信号を生成し、演算器に出力する。

公开(公告)号：WO2017048661A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051423

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F15/78 ,  G06F9/38

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Systems, apparatuses, and methods related to a block-based processor core topology register are disclosed. In one example of the disclosed technology, a processor can include a plurality of block-based processor cores for executing a program including a plurality of instruction blocks. A respective block-based processor core can include a sharable resource and a programmable composition topology register. The programmable composition topology register can be used to assign a group of the physical processor cores that share the sharable resource.

Abstract translation: 公开了与基于块的处理器核心拓扑寄存器相关的系统，装置和方法。 在所公开的技术的一个示例中，处理器可以包括多个基于块的处理器核，用于执行包括多个指令块的程序。 相应的基于块的处理器核心可以包括可共享资源和可编程组合拓扑寄存器。 可编程组合拓扑寄存器可用于分配一组共享可共享资源的物理处理器内核。

公开(公告)号：WO2017048647A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/051408

申请日：2016-09-13

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas C. ,  SMITH, Aaron L.

IPC: G06F9/38 ,  G06F9/30

CPC classification number: G06F9/3016 ,  G06F9/268 ,  G06F9/30007 ,  G06F9/30021 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3005 ,  G06F9/30058 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30105 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/321 ,  G06F9/345 ,  G06F9/35 ,  G06F9/355 ,  G06F9/3557 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3848 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3867 ,  G06F9/3891 ,  G06F9/466 ,  G06F9/528 ,  G06F11/36 ,  G06F11/3648 ,  G06F11/3656 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/1009 ,  G06F13/4221 ,  G06F15/7867 ,  G06F15/80 ,  G06F15/8007 ,  G06F2212/452 ,  G06F2212/602 ,  G06F2212/604 ,  G06F2212/62 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: Apparatus and methods are disclosed for controlling execution of memory access instructions in a block-based processor architecture using a hardware structure that generates a relative ordering of memory access instruction in an instruction block. In one example of the disclosed technology, a method of executing an instruction block having a plurality of memory load and/or memory store instructions includes decoding an instruction block encoding a plurality of memory access instructions and generating data indicating a relative order for executing the memory access instructions in the instruction block and scheduling operation of a portion of the instruction block based at least in part on the relative order data. In some examples, a store vector data register can store the generated relative ordering data for use in subsequent instances of the instruction block.

Abstract translation: 公开了用于在基于块的处理器架构中使用生成指令块中的存储器访问指令的相对排序的硬件结构来控制存储器访问指令的执行的装置和方法。 在所公开的技术的一个示例中，执行具有多个存储器加载和/或存储器存储指令的指令块的方法包括对编码多个存储器访问指令的指令块进行解码，并产生指示执行存储器的相对次序的数据 指令块中的访问指令和指令块的一部分的调度操作至少部分地基于相对顺序数据。 在一些示例中，存储向量数据寄存器可以存储所生成的相关订购数据，以供在指令块的后续实例中使用。

公开(公告)号：WO2016210031A1

公开(公告)日：2016-12-29

申请号：PCT/US2016/038854

申请日：2016-06-23

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： BURGER, Douglas Christopher ,  SMITH, Aaron ,  GRAY, Jan S.

IPC: G06F9/38 ,  G06F9/30

CPC classification number: G06F9/32 ,  G06F9/3005 ,  G06F9/30054 ,  G06F9/3804 ,  G06F9/3808 ,  G06F9/382 ,  G06F9/3822 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3842 ,  G06F9/3846 ,  G06F9/3859 ,  G06F9/3891 ,  G06F15/80

Abstract: Systems, methods, and computer-readable storage are disclosed for providing early access to target addresses in block-based processor architectures. In one example of the disclosed technology, a method of performing a branch in a block-based architecture can include executing one or more instructions of a first instruction block using a first core of the block-based architecture. The method can include, before the first instruction block is committed, initiating non-speculative execution of instructions of a second instruction block.

Abstract translation: 公开了系统，方法和计算机可读存储器，用于在基于块的处理器架构中提供对目标地址的早期访问。 在所公开的技术的一个示例中，在基于块的架构中执行分支的方法可以包括使用基于块的架构的第一核来执行第一指令块的一个或多个指令。 该方法可以包括在第一指令块被提交之前，启动非推测性地执行第二指令块的指令。

公开(公告)号：WO2014121737A1

公开(公告)日：2014-08-14

申请号：PCT/CN2014/071794

申请日：2014-01-29

Applicant: SHANGHAI XINHAO MICROELECTRONICS CO. LTD.

Inventor： LIN, Kenneth Chenghao

IPC: G06F9/32

CPC classification number: G06F9/32 ,  G06F9/3804

Abstract: An instruction processing system is provided. The system includes a central processing unit (CPU), an m number of memory devices and an instruction control unit. The CPU is capable of being coupled to the m number of memory devices. Further, the CPU is configured to execute one or more instructions of the executable instructions. The m number of memory devices with different access speeds are configured to store the instructions, where m is a natural number greater than 1. The instruction control unit is configured to, based on a track address of a target instruction of a branch instruction stored in a track table, control a memory with a lower speed to provide the instruction for a memory with a higher speed.

Abstract translation: 提供指令处理系统。 该系统包括中央处理单元（CPU），m个存储器件和指令控制单元。 CPU能够耦合到m个存储器件。 此外，CPU被配置为执行可执行指令的一个或多个指令。 具有不同访问速度的m个存储器件被配置为存储指令，其中m是大于1的自然数。指令控制单元被配置为基于存储在存储器中的转移指令的目标指令的轨道地址 轨道表，以较低速度控制存储器，以提供具有较高速度的存储器的指令。

公开(公告)号：WO2008119643A1

公开(公告)日：2008-10-09

申请号：PCT/EP2008/053059

申请日：2008-03-14

Applicant: ZealCore Embedded Solutions AB ,  THANE, Henrik

Inventor： THANE, Henrik

IPC: G06F9/445 ,  G06F9/32 ,  G06F11/00

CPC classification number: G06F9/32 ,  G06F8/656 ,  G06F9/328

Abstract: The invention relates to a method for controlling a computer to execute a computer program comprising machine code instructions. The invention also relates to a computer program, a computer readable medium, and a computer. One object of the present invention is to advice a way to modify the machine code of a computer program while the computer program is being executed on a computer.

Abstract translation: 本发明涉及一种用于控制计算机执行包括机器码指令的计算机程序的方法。 本发明还涉及计算机程序，计算机可读介质和计算机。 本发明的一个目的是在计算机上执行计算机程序的同时，提出修改计算机程序的机器代码的方法。

公开(公告)号：WO2007100940A2

公开(公告)日：2007-09-07

申请号：PCT/US2007/060846

申请日：2007-01-22

Applicant: FREESCALE SEMICONDUCTOR INC. ,  SHADE, Douglas, M.

Inventor： SHADE, Douglas, M.

CPC classification number: G06F9/268 ,  G06F9/3004 ,  G06F9/30079 ,  G06F9/32 ,  G06F9/3802

Abstract: An integrated circuit (10) comprises a processor (12) configured for fetching and executing opcodes, a system bus (14), and a memory (16) coupled to the processor via the system bus. The memory includes logic circuitry (26) for detecting functional states of the memory, wherein the memory (a) supplies one or more programmed opcodes in response to detection of first functional states of the memory, and (b) supplies a hard coded opcode in response to detection of second functional states of the memory.

Abstract translation: 集成电路（10）包括被配置用于获取和执行操作码的处理器（12），系统总线（14）和经由系统总线耦合到处理器的存储器（16）。 存储器包括用于检测存储器的功能状态的逻辑电路（26），其中响应于对存储器的第一功能状态的检测，存储器（a）提供一个或多个编程的操作码，以及（b）将硬编码操作码 响应于检测存储器的第二功能状态。

公开(公告)号：WO2005114441A2

公开(公告)日：2005-12-01

申请号：PCT/US2005/017586

申请日：2005-05-19

Applicant: ARC INTERNATIONAL (UK) LIMITED ,  ARISTODEMOU, Aris ,  LIM, Seow Chuan ,  FUHLER, Richard ,  TEMPLE, Arthur Robert ,  TAYLOR, Morgyn ,  WONG, Kar-Lik ,  HAKEWILL, James ,  TOPHAM, Nigel ,  HANSSON, Daniel

Inventor： ARISTODEMOU, Aris ,  LIM, Seow Chuan ,  FUHLER, Richard ,  TEMPLE, Arthur Robert ,  TAYLOR, Morgyn ,  WONG, Kar-Lik ,  HAKEWILL, James ,  TOPHAM, Nigel ,  HANSSON, Daniel

IPC: G06F15/00

CPC classification number: G06F9/3861 ,  G06F5/01 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/30181 ,  G06F9/32 ,  G06F9/325 ,  G06F9/3802 ,  G06F9/3806 ,  G06F9/3816 ,  G06F9/3844 ,  G06F9/3846 ,  G06F9/3885 ,  G06F9/3897 ,  G06F11/3648 ,  G06F12/0802 ,  G06F15/7867 ,  Y02D10/12 ,  Y02D10/13

Abstract: A microprocessor is provided having improved performance and characterized in the use of dynamic branch prediction, a unified cache debug unit, a 64 bit right only barrel shifter, a predictive pre-fetch memory pipeline and customizable processor extensions.

Abstract translation: 提供具有改进性能的微处理器，其特征在于使用动态分支预测，统一缓存调试单元，64位右侧桶形移位器，预测预取存储器流水线和可定制处理器扩展。

公开(公告)号：WO01093022A2

公开(公告)日：2001-12-06

申请号：PCT/US2001/014256

申请日：2001-05-02

IPC: G06F9/32 ,  G06F9/48 ,  G06F9/00

CPC classification number: G06F9/4812 ,  G06F9/32

Abstract: A method of chaining interrupt service routines comprises creating a chain handler module and replacing an instruction in an existing interrupt service routine with a branch directed to the chain handler module.

Abstract translation: 链接中断服务例程的方法包括：创建链接处理程序模块，并用指向链接处理程序模块的分支替换现有中断服务程序中的指令。

公开(公告)号：WO1996029646A1

公开(公告)日：1996-09-26

申请号：PCT/JP1996000673

申请日：1996-03-15

Applicant: HITACHI, LTD. ,  NISHIOKA, Kiyokazu ,  TANAKA, Kazuhiko ,  FUJIKAWA, Yoshifumi ,  NOJIRI, Toru ,  KOJIMA, Keiji ,  TERADA, Koichi ,  KUROKAWA, Yoshiki ,  HOSOKI, Koji

Inventor： HITACHI, LTD.

IPC: G06F09/38

CPC classification number: G06F9/3891 ,  G06F9/30036 ,  G06F9/30112 ,  G06F9/30167 ,  G06F9/30178 ,  G06F9/30181 ,  G06F9/30189 ,  G06F9/32 ,  G06F9/3802 ,  G06F9/3816 ,  G06F9/3822 ,  G06F9/3836 ,  G06F9/3853 ,  G06F9/3885 ,  G06F9/3887

Abstract: A processor capable of executing a large number of operations by a small number of command codes. As far as multi-media processing is concerned, there are many cases where a plurality of arithmetic operations of the same kind are simultaneously executed. On the basis of this fact, the processor includes a plurality of operation units having the same function, prepares mode information capable of controlling a plurality of operation units by a command length for one operation unit, and thus makes it possible to execute a plurality of operations by a single command.

Abstract translation: 能够通过少量命令代码执行大量操作的处理器。 就多媒体处理而言，存在同时执行多种相同类型的算术运算的情况。 基于这个事实，处理器包括具有相同功能的多个操作单元，准备能够通过一个操作单元的命令长度来控制多个操作单元的模式信息，从而使得可以执行多个 通过单个命令进行操作。