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    LOAD-STORE ORDERING IN A BLOCK-BASED PROCESSOR
    1.
    发明申请
    LOAD-STORE ORDERING IN A BLOCK-BASED PROCESSOR 审中-公开
    基于块的处理器中的LOAD-STORE排序

    公开(公告)号：WO2018026526A1

    公开(公告)日：2018-02-08

    申请号：PCT/US2017/042970

    申请日：2017-07-20

    Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

    Inventor： SMITH, Aaron L. ,  GRAY, Jan S.

    IPC: G06F9/38

    CPC classification number: G06F9/3855 ,  G06F9/30043 ,  G06F9/3016 ,  G06F9/3802 ,  G06F9/3834 ,  G06F9/3859

    Abstract: Technology related to out-of-order processor architectures is disclosed. In one example of the disclosed technology, a processor includes decode logic and issue logic. The decode logic is configured to decode a store mask of an instruction block. The instruction block can include load and store instructions. Each load and store instruction includes an identifier specifying a relative program order of the load or store instruction within the instruction block. The store mask identifies positions of the store instructions within the program order of the instruction block. The issue logic is configured to issue at least one of the instructions of the instruction block out of program order. The issue logic can be configured to use the decoded store mask to only issue load instructions after all store instructions preceding the load instructions have issued.

    Abstract translation: 公开了与无序处理器体系结构有关的技术。 在所公开的技术的一个示例中，处理器包括解码逻辑和发布逻辑。 解码逻辑被配置为解码指令块的存储掩码。 指令块可以包括加载和存储指令。 每个加载和存储指令都包括一个标识符，指定指令块内的加载或存储指令的相对程序次序。 存储掩码标识指令块的程序顺序内的存储指令的位置。 发布逻辑被配置为从程序顺序中发布指令块的至少一个指令。 发布逻辑可以被配置为使用解码的存储掩码仅在发布加载指令之前的所有存储指令之后发布加载指令。

    DEVICE AND PROCESSING ARCHITECTURE FOR INSTRUCTION MEMORY EFFICIENCY
    4.
    发明申请
    DEVICE AND PROCESSING ARCHITECTURE FOR INSTRUCTION MEMORY EFFICIENCY 审中-公开
    设备和处理架构的指令记忆效率

    公开(公告)号：WO2017032022A1

    公开(公告)日：2017-03-02

    申请号：PCT/CN2016/080512

    申请日：2016-04-28

    Applicant: HUAWEI TECHNOLOGIES CO., LTD.

    Inventor： VINCENT, John Edward. ,  SINN, Peter Man Kin ,  WATSON, Benton

    IPC: G06F9/30

    CPC classification number: G06F9/3836 ,  G06F9/30058 ,  G06F9/30127 ,  G06F9/321 ,  G06F9/322 ,  G06F9/3814 ,  G06F9/3824 ,  G06F9/3834 ,  G06F9/3838 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3861 ,  G06F9/3871

    Abstract: Different processor architectures are described to evaluate and track dependencies required by instructions. The processors may hold or queue instructions that require output of other instructions until required data and resources are available which may remove the requirement of NOPs in the instruction memory to resolve dependencies and pipeline hazards. The processor may divide instruction data into bundles for parallel execution and provide speculative execution. The processor may include various components to implement an evaluation unit, execution unit and termination unit.

    Abstract translation: 描述不同的处理器架构来评估和跟踪指令所需的依赖性。 处理器可以保存或排队需要输出其他指令的指令，直到需要的数据和资源可用，这可以消除指令存储器中NOP的要求以解决依赖性和流水线危险。 处理器可以将指令数据划分为并行执行的捆绑包，并提供推测执行。 处理器可以包括实现评估单元，执行单元和终止单元的各种组件。

    VERIFYING BRANCH TARGETS IN A BLOCK BASED PROCESSOR
    6.
    发明申请
    VERIFYING BRANCH TARGETS IN A BLOCK BASED PROCESSOR 审中-公开
    在基于块的处理器中验证分支目标

    公开(公告)号：WO2016210025A1

    公开(公告)日：2016-12-29

    申请号：PCT/US2016/038848

    申请日：2016-06-23

    Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

    Inventor： BURGER, Douglas C. ,  SMITH, Aaron L. ,  GRAY, Jan S.

    IPC: G06F11/28 ,  G06F9/32 ,  G06F9/38

    CPC classification number: G06F9/3806 ,  G06F9/322 ,  G06F9/3832 ,  G06F9/3859 ,  G06F9/3861

    Abstract: Apparatus and methods are disclosed for implementing bad jump detection in block-based processor architectures. In one example of the disclosed technology, a block-based processor includes one or more block-based processing cores configured to fetch and execute atomic blocks of instructions and a control unit configured to, based at least in part on receiving a branch signal indicating a target location is received from one of the instruction blocks, verify that the target location is a valid branch target.

    Abstract translation: 公开了用于在基于块的处理器架构中实现不良跳跃检测的装置和方法。 在所公开的技术的一个示例中，基于块的处理器包括被配置为获取和执行原子指令块的一个或多个基于块的处理核心，以及控制单元，其被配置为至少部分地基于接收到指示 从指令块之一接收目标位置，确认目标位置是有效的分支目标。

    CONDITIONAL LOAD INSTRUCTIONS IN AN OUT-OF-ORDER EXECUTION MICROPROCESSOR
    7.
    发明申请
    CONDITIONAL LOAD INSTRUCTIONS IN AN OUT-OF-ORDER EXECUTION MICROPROCESSOR 审中-公开
    不合格执行微处理器的条件负载指令

    公开(公告)号：WO2012138950A2

    公开(公告)日：2012-10-11

    申请号：PCT/US2012/032452

    申请日：2012-04-06

    Applicant: VIA TECHNOLOGIES, INC. ,  HENRY, G., Glenn ,  COL, Gerard, M. ,  EDDY, Colin ,  HOOKER, Rodney, E. ,  PARKS, Terry

    Inventor： HENRY, G., Glenn ,  COL, Gerard, M. ,  EDDY, Colin ,  HOOKER, Rodney, E. ,  PARKS, Terry

    IPC: G06F9/30

    CPC classification number: G06F9/30043 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/3017 ,  G06F9/30174 ,  G06F9/30189 ,  G06F9/3859

    Abstract: A microprocessor instruction translator translates a conditional load instruction into at least two microinstructions. An out-of-order execution pipeline executes the microinstructions. To execute a first microinstruction, an execution unit receives source operands from the source registers of a register file and responsively generates a first result using the source operands. To execute a second the microinstruction, an execution unit receives a previous value of the destination register and the first result and responsively reads data from a memory location specified by the first result and provides a second result that is the data if a condition is satisfied and that is the previous destination register value if not. The previous value of the destination register comprises a result produced by execution of a microinstruction that is the most recent in-order previous writer of the destination register with respect to the second microinstruction.

    Abstract translation: 微处理器指令转换器将条件加载指令转换成至少两个微指令。 无序执行管线执行微指令。 为了执行第一微指令，执行单元从寄存器堆的源寄存器接收源操作数，并使用源操作数响应地生成第一结果。 为了执行微指令，执行单元接收目的地寄存器的先前值和第一结果，并响应于从第一结果指定的存储器位置读取数据，并且如果满足条件则提供作为数据的第二结果， 这是以前的目标寄存器值，如果没有。 目的地寄存器的先前值包括通过执行作为目的地寄存器相对于第二微指令的最新的有序先前的写入器的微指令而产生的结果。

    命令制御装置及び命令制御方法
    8.
    发明申请
    命令制御装置及び命令制御方法 审中-公开
    指令控制装置和指令控制方法

    公开(公告)号：WO2008155840A1

    公开(公告)日：2008-12-24

    申请号：PCT/JP2007/062426

    申请日：2007-06-20

    Applicant: 富士通株式会社 ,  吉田 利雄

    Inventor： 吉田 利雄

    IPC: G06F9/38

    CPC classification number: G06F9/3851 ,  G06F9/3802 ,  G06F9/3857 ,  G06F9/3859

    Abstract: 　本発明は、処理を表す命令の連なりからなるスレッドを複数実行するＳＭＴ機能を有するＣＰＵ１０において、複数のスレッドの命令が表している処理をデコードするデコード部１０９と、スレッドから命令を入手して保持し、保持した命令を、スレッド中での順序に従ってデコード部１０９に投入する命令バッファ１０４と、デコード部１０９で解読された命令の処理を実行する実行パイプライン２２０とを備え、デコード部１０９が、上記の命令のデコードに際して、その命令が実行可能な条件が整っているか否かを確認し、条件が整っていない命令以後の、命令バッファ１０４で保持されている命令についてこのデコード部１０９に対して再投入を求めることとした。

    Abstract translation: 具有执行由表示处理的一系列指令构成的多个线程的SMT功能的CPU（10）包括用于对由线程的指令表示的处理进行解码的解码部（109），指令缓冲器（104），用于 从线程获取指令并保持它们并按照线程中的顺序将保持的指令输入到解码部分（109），以及用于执行由解码部分（109）解码的指令的处理的执行流水线（220） 。 解码部（109）确认在指令解码时是否可以执行指令的条件，并且在指令之后请求重新输入保持在指令缓冲器（104）中的指令 其条件不符合解码部分（109）。

    AVOIDING LOCKS BY TRANSACTIONALLY EXECUTING CRITICAL SECTIONS
    9.
    发明申请
    AVOIDING LOCKS BY TRANSACTIONALLY EXECUTING CRITICAL SECTIONS 审中-公开
    通过交易执行关键部分避开锁定

    公开(公告)号：WO2007015925A1

    公开(公告)日：2007-02-08

    申请号：PCT/US2006/028152

    申请日：2006-07-21

    Applicant: SUN MICROSYSTEMS, INC. ,  MOIR, Mark S. ,  TREMBLAY, Marc ,  CHAUDHRY, Shailender

    Inventor： MOIR, Mark S. ,  TREMBLAY, Marc ,  CHAUDHRY, Shailender

    IPC: G06F9/46 ,  G06F9/52

    CPC classification number: G06F9/528 ,  G06F8/52 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/3859 ,  G06F9/467

    Abstract: A system that avoids locks by transactionally executing critical sections. The system receives a program which includes critical sections which are protected by locks. The system modifies the program so that the critical sections are executed transactionally without acquiring locks. The program is modified so that: (1) during transactional execution of a critical section, the program first determines if a lock associated with the critical section is held by another process and if so aborts the transactional execution; (2) if the transactional execution completes without encountering an interfering data access from another process, the program commits changes made during the transactional execution and optionally resumes normal non-transactional execution of the program past the critical section; and (3) if an interfering data access from another process is encountered during transactional execution, the program discards changes made during the transactional execution, and attempts to re-execute the critical section.

    Abstract translation: 通过事务执行关键部分来避免锁定的系统。 系统接收一个包含受锁保护的关键部分的程序。 系统修改程序，以便关键部分在事务上执行而不需要锁定。 该程序被修改为：（1）在关键部分的事务执行期间，程序首先确定与关键部分相关联的锁是否被另一进程保持，如果是这样，中止事务执行; （2）如果事务执行完成而没有遇到来自另一进程的干扰数据访问，则该程序提交在事务执行期间所做的更改，并且可选地恢复通过关键部分的程序的正常非事务性执行; 和（3）如果在事务执行期间遇到来自其他进程的干扰数据访问，则程序将丢弃事务执行期间所做的更改，并尝试重新执行关键部分。

    DIGITAL SIGNAL PROCESSING APPARATUS
    10.
    发明申请
    DIGITAL SIGNAL PROCESSING APPARATUS 审中-公开
    数字信号处理设备

    公开(公告)号：WO0233570A3

    公开(公告)日：2003-10-16

    申请号：PCT/EP0111720

    申请日：2001-10-10

    Applicant: KONINKL PHILIPS ELECTRONICS NV

    Inventor： LEIJTEN JEROEN A J ,  BEKOOIJ MARCO J G ,  BINK ADRIANUS J ,  VAN GAGELDONK JOHAN S H ,  HOOGERBRUGGE JAN ,  MESMAN BART

    IPC: G06F9/30 ,  G06F9/318 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48 ,  G06F9/50 ,  G06F11/22

    CPC classification number: G06F9/30116 ,  G06F9/30123 ,  G06F9/30149 ,  G06F9/30181 ,  G06F9/3836 ,  G06F9/3859 ,  G06F9/3861 ,  G06F9/461 ,  G06F9/50

    Abstract: The present invention relates to a digital signal processing apparatus comprising a plurality of available hardware resource means and a first instruction set means having access to said available hardware resource means, so that at least a part of said hardware resource means execute operations under control of said first instruction set means, and further comprising a second instruction set means having access to only a predetermined limited subset of said plurality of available hardware resource means, so that at least a part of said predetermined limited subset of said hardware resource means execute operations under control of said second instruction set means. Further, the present invention relates to a method for processing digital signals in a digital signal processing apparatus comprising a plurality of available hardware resource means, wherein at least a part of said hardware resource means execute operations under control of a first instruction set, and wherein at least a part of a predetermined limited subset of said plurality of available hardware resource means execute operations under control of a second instruction set having access to only said predetermined limited subset of said hardware resource means.

    Abstract translation: 数字信号处理装置技术领域本发明涉及一种数字信号处理装置，包括多个可用硬件资源装置和具有对所述可用硬件资源装置的访问的第一指令集装置，使得所述硬件资源装置的至少一部分装置执行所述 第一指令集装置，并且还包括第二指令集装置，其仅访问所述多个可用硬件资源装置的预定限制子集，使得所述硬件资源的所述预定限制子集的至少一部分意味着执行控制下的操作 的所述第二指令集装置。 此外，本发明涉及一种在数字信号处理装置中处理数字信号的方法，该数字信号处理装置包括多个可用硬件资源装置，其中至少一部分所述硬件资源装置在第一指令集的控制下执行操作，并且其中 所述多个可用硬件资源装置的预定限制子集的至少一部分在具有仅访问所述硬件资源装置的所述预定限制子集的第二指令集的控制下执行操作。

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