公开(公告)号：WO2016006332A1

公开(公告)日：2016-01-14

申请号：PCT/JP2015/064739

申请日：2015-05-22

Applicant: ソニー株式会社

Inventor： 五十嵐　孝博

IPC: G06F12/00 ,  G06F13/16

CPC classification number: G11C11/40603 ,  G06F13/1636 ,  G06F13/1689 ,  G11C11/40611 ,  G11C11/4076 ,  G11C2207/2254 ,  G11C2211/4061

Abstract: 　複数のホスト装置と記憶装置とを備える情報処理システムにおいて、ホスト装置の調停を行うアービタの負担を軽減する。　メモリ管理装置は、複数の検出部とコマンド生成部とを備える。複数の検出部は、記憶装置のための所定の処理を実行するタイミングをそれぞれ検出する。コマンド生成部は、複数の検出部において検出対象となる所定の処理に共通するコマンドと実行するタイミングが検出された所定の処理に固有のサイドバンド信号とを生成する。

Abstract translation: 本发明减少了在设置有多个主机设备和存储设备的信息处理系统中仲裁主机设备的仲裁器的负载。 存储器管理装置具有多个检测单元和命令生成单元。 多个检测单元检测执行存储装置的预定处理的每个定时。 命令生成单元生成与由多个检测单元检测的预定处理的实例共同的命令和对检测到执行定时的预定处理唯一的边带信号。

公开(公告)号：WO2015047304A1

公开(公告)日：2015-04-02

申请号：PCT/US2013/062233

申请日：2013-09-27

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

Inventor： BENEDICT, Melvin K.

IPC: G11C11/408 ,  G11C11/4063

CPC classification number: G06F3/0619 ,  G06F3/0653 ,  G06F3/0673 ,  G06F12/12 ,  G06F12/123 ,  G11C7/02 ,  G11C11/40611 ,  G11C11/408 ,  G11C2211/4065

Abstract: A table may include first and second row addresses that are adjacent an activated row address. A first counter of the first row address may be incremented if the activated row address is not included in the table. A second counter of the second row address may also be incremented if the activated row address is not included in the table. The first row address may be refreshed if the first counter exceeds a counter threshold. The second row address may be refreshed if the second counter exceeds the counter threshold.

Abstract translation: 表可以包括与激活的行地址相邻的第一和第二行地址。 如果激活的行地址不包括在表中，则第一行地址的第一个计数器可以递增。 如果激活的行地址不包括在表中，则第二行地址的第二计数器也可以递增。 如果第一计数器超过计数器阈值，则可以刷新第一行地址。 如果第二个计数器超过计数器阈值，则可以刷新第二行地址。

公开(公告)号：WO2014105166A1

公开(公告)日：2014-07-03

申请号：PCT/US2013/047421

申请日：2013-06-24

Applicant: INTEL CORPORATION

Inventor： SCHOENBORN, Theodore Z. ,  MOZAK, Christopher P.

IPC: G11C11/406 ,  G11C11/402

CPC classification number: G11C7/02 ,  G11C11/40 ,  G11C11/40611 ,  G11C29/023 ,  G11C29/028 ,  G11C29/50016 ,  G11C2211/4062

Abstract: A memory subsystem can test a memory device in situ, testing the performance of the device in the system it is built into during production. Thus, the refresh rate can be adjusted specific to the memory device(s) of a specific system, rather than defaulting to a refresh frequency specified by a standard for the memory device(s). A test component embedded within the host memory subsystem can perform a test and identify specific bits or lines of memory that produce errors when a lower frequency refresh rate is used. The system maps out the identified bits or lines to prevent the bits/lines from being used in runtime of the system. The memory subsystem can then set its refresh rate to an adjusted refresh rate at which a threshold number of errors can be removed by mapping out the bits/lines.

Abstract translation: 存储器子系统可以原位测试存储器件，测试在生产过程中内置的系统中的器件的性能。 因此，可以将特定系统的存储设备的刷新速率特定地调整，而不是默认为由存储设备的标准指定的刷新频率。 嵌入主机存储器子系统中的测试组件可以执行测试并识别当使用较低频率刷新率时产生错误的特定位或存储器行。 系统映射标识的位或行，以防止在系统运行时使用位/线。 存储器子系统然后可以将其刷新速率设置为调整后的刷新速率，通过映射比特/行可以消除阈值数量的错误。

公开(公告)号：WO2014084917A1

公开(公告)日：2014-06-05

申请号：PCT/US2013/048634

申请日：2013-06-28

Applicant: INTEL CORPORATION ,  BAINS, Kuljit ,  HALBERT, John B.

Inventor： BAINS, Kuljit ,  HALBERT, John B.

IPC: G11C29/00 ,  G11C11/4063 ,  G11C7/10

CPC classification number: G11C11/40611 ,  G06F13/1636 ,  G11C7/24 ,  G11C11/4078 ,  G11C11/408 ,  G11C29/50 ,  G11C29/50012

Abstract: Detection logic of a memory subsystem obtains a threshold for a memory device that indicates a number of accesses within a time window that causes risk of data corruption on a physically adjacent row. The detection logic obtains the threshold from a register that stores configuration information for the memory device, and can be a register on the memory device itself and/or can be an entry of a configuration storage device of a memory module to which the memory device belongs. The detection logic determines whether a number of accesses to a row of the memory device exceeds the threshold. In response to detecting the number of accesses exceeds the threshold, the detection logic can generate a trigger to cause the memory device to perform a refresh targeted to a physically adjacent victim row.

Abstract translation: 存储器子系统的检测逻辑获得存储器设备的阈值，该存储器设备指示在时间窗口内的数量的访问，导致物理上相邻的行上的数据损坏风险。 检测逻辑从存储器件的配置信息的寄存器获得阈值，并且可以是存储器件本身的寄存器和/或可以是存储器件所属的存储器模块的配置存储设备的条目 。 检测逻辑确定对存储器件的行的访问次数是否超过阈值。 响应于检测到的访问次数超过阈值，检测逻辑可以产生触发以使存储器件执行针对物理上相邻的受害者行的刷新。

公开(公告)号：WO2014034559A1

公开(公告)日：2014-03-06

申请号：PCT/JP2013/072553

申请日：2013-08-23

Applicant: ピーエスフォー ルクスコ エスエイアールエル ,  塚田 修一 ,  服部 寧子 ,  佐藤 夏樹

Inventor： 塚田　修一 ,  服部　寧子 ,  佐藤　夏樹

IPC: G11C11/404 ,  G11C11/401 ,  G11C11/406

CPC classification number: G11C11/406 ,  G11C7/02 ,  G11C7/12 ,  G11C11/39 ,  G11C11/401 ,  G11C11/4026 ,  G11C11/404 ,  G11C11/40611 ,  G11C11/4085 ,  G11C11/4091 ,  G11C11/4094 ,  G11C29/783 ,  H01L27/1027 ,  H01L27/10802 ,  H01L29/7841

Abstract: 　読み出し書き込み動作では使用されない不使用ワード線に接続されているメモリセルのフローティングボディの電圧を所定のレベルにする半導体装置を提供する。半導体装置は、ワード線と、ビット線と、電源ノードと、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに第２の領域とＰＮ結合を成す第３の領域を少なくとも有する複数のメモリ素子と、リフレッシュ動作において、読み出し書き込み動作においてアクセスする使用ワード線及び読み出し書き込み動作ではアクセスを行うことがない不使用ワード線を其々活性化し、前記使用ワード線及び不使用ワード線各々の前記第２の領域の電位を所定の電圧にする制御回路と、を備える。

Abstract translation: 提供一种半导体器件，其中连接到未使用字线的存储单元的浮体的电压被设置为预定电平，在读取或写入操作期间未使用未使用的字线。 半导体器件具有：字线; 有点线 电源节点; 多个存储器元件，至少第一和第二区域在位线和电源节点之间形成PN结，以及第三区域，与第二区域形成PN结; 用于激活在读取和写入期间访问的所使用字线的控制电路，以及在读取和写入期间未被访问的未使用字线，并且用于将所使用的字线和未使用字线的每个的第二区域的电位设置为 预定电压。

公开(公告)号：WO2014004111A1

公开(公告)日：2014-01-03

申请号：PCT/US2013/045793

申请日：2013-06-14

Applicant: INTEL CORPORATION

Inventor： GREENFIELD, Zvika ,  BAINS, Kuljit, S. ,  SCHOENBORN, Theodore, Z. ,  MOZAK, Christopher, P. ,  HALBERT, John, B.

IPC: G06F13/14 ,  G06F13/16 ,  G06F11/30

CPC classification number: G06F11/3037 ,  G06F11/004 ,  G06F11/3471 ,  G06F2201/81 ,  G06F2201/88 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/40622

Abstract: A system monitors data accesses to specific rows of memory to determine if a row hammer condition exists. The system can monitor accessed rows of memory to determine if the number of accesses to any of the rows exceeds a threshold associated with risk of data corruption on a row of memory physically adjacent to the row with high access. Based on the monitoring, a memory controller can determine if the number of accesses to a row exceeds the threshold, and indicate address information for the row whose access count reaches the threshold.

Abstract translation: 系统监视对特定行存储器的数据访问，以确定是否存在行锤条件。 该系统可以监视所访问的存储行，以确定对任何行的访问次数是否超过与物理上与高访问行相邻的存储体上的数据损坏风险相关联的阈值。 基于监视，存储器控制器可以确定对行的访问次数是否超过阈值，并且指示访问计数达到阈值的行的地址信息。

公开(公告)号：WO2012074724A1

公开(公告)日：2012-06-07

申请号：PCT/US2011/060458

申请日：2011-11-11

Applicant: RAMBUS INC. ,  PEREGO, Richard ,  VOGELSANG, Thomas ,  BROOKS, John

Inventor： PEREGO, Richard ,  VOGELSANG, Thomas ,  BROOKS, John

IPC: G11C11/406 ,  G11C11/401 ,  G11C11/4063

CPC classification number: G11C11/406 ,  G11C11/40603 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/408 ,  G11C2211/4061

Abstract: The present disclosure describes DRAM architectures and refresh controllers that allow for scheduling of an opportunistic refresh of a DRAM device concurrently with normal row activate command directed toward the DRAM device. Each activate command affords an "opportunity" to refresh another independent row (i.e., a wordline) within a memory device with no scheduling conflict.

Abstract translation: 本公开描述了DRAM架构和刷新控制器，其允许与指向DRAM设备的正常行激活命令同时调度DRAM设备的机会性刷新。 每个激活命令提供了在没有调度冲突的情况下刷新存储器设备内的另一独立行（即字线）的“机会”。

公开(公告)号：WO2007019297A1

公开(公告)日：2007-02-15

申请号：PCT/US2006/030413

申请日：2006-08-03

Applicant: RAMBUS INC. ,  TSERN, Ely, K.

Inventor： TSERN, Ely, K.

IPC: G11C11/406

CPC classification number: G11C11/40611 ,  G11C11/406 ,  G11C29/023 ,  G11C29/028 ,  G11C29/50016 ,  G11C2211/4061

Abstract: In a dynamic random access memory device, receiving refresh commands via a signaling interface and, in response to the refresh commands, refreshing a first row of storage cells at a first refresh rate and refreshing a second row of storage cells at a second, faster refresh rate.

Abstract translation: 在动态随机存取存储器装置中，经由信令接口接收刷新命令，并且响应于所述刷新命令，以第一刷新率刷新第一行存储单元，并以第二更新刷新刷新第二行存储单元 率。

公开(公告)号：WO2006069356A3

公开(公告)日：2006-08-10

申请号：PCT/US2005046943

申请日：2005-12-21

Applicant: INTEL CORP ,  JAIN SANDEEP ,  MISHRA ANIMESH ,  HALBERT JOHN

Inventor： JAIN SANDEEP ,  MISHRA ANIMESH ,  HALBERT JOHN

IPC: G11C11/406

CPC classification number: G11C11/40611 ,  G11C11/406 ,  G11C11/40618 ,  G11C11/40622

Abstract: A method, apparatus, and system to enable a partial refresh scheme for DRAM which includes specifying at least a refresh start value, or a refresh start value and a refresh end value, to reduce the number of rows that must be refreshed during a refresh cycle, thus reducing the amount of power consumed during refresh.

Abstract translation: 一种能够实现DRAM的部分刷新方案的方法，装置和系统，其包括至少指定刷新开始值或刷新开始值和刷新结束值，以减少刷新周期期间必须刷新的行数 ，从而减少刷新期间消耗的功率量。

公开(公告)号：WO2017151567A1

公开(公告)日：2017-09-08

申请号：PCT/US2017/019859

申请日：2017-02-28

Applicant: UNIVERSITY OF ROCHESTER ,  WANG, Shibo ,  BOJNORDI, Mahdi Nazm ,  GUO, Xiaochen ,  IPEK, Engin

Inventor： WANG, Shibo ,  BOJNORDI, Mahdi Nazm ,  GUO, Xiaochen ,  IPEK, Engin

IPC: G06F13/16 ,  G11C11/406

CPC classification number: G06F13/1694 ,  G06F1/3275 ,  G11C11/40611 ,  G11C11/40622 ,  Y02D10/13 ,  Y02D10/14

Abstract: A dynamic random access memory (DRAM) content aware refresh system includes a central processing unit (CPU) communicatively coupled to a memory controller having a content aware refresh unit. A main memory includes DRAM organized into a plurality of refresh groups. Each refresh group of the plurality of refresh groups including a different portion of the main memory DRAM is operatively coupled to the content aware refresh unit such that each refresh group of the plurality of refresh groups is refreshed by the memory controller at a selected one of a plurality of refresh rates based on a density of a bit state within each refresh group. A method for refreshing a dynamic random access memory (DRAM) is also described.

Abstract translation: 动态随机存取存储器（DRAM）内容认知刷新系统包括通信地耦合到具有内容认知刷新单元的存储器控​​制器的中央处理单元（CPU）。 主存储器包括组织成多个刷新组的DRAM。 包括主存储器DRAM的不同部分的多个刷新组中的每个刷新组操作性地耦合到内容认知刷新单元，使得多个刷新组中的每个刷新组由存储器控制器在选定的一个刷新组 基于每个刷新组内的位状态的密度确定多个刷新率。 还描述了用于刷新动态随机存取存储器（DRAM）的方法。