公开(公告)号：WO2023016752A1

公开(公告)日：2023-02-16

申请号：PCT/EP2022/069967

申请日：2022-07-15

Applicant: ASML NETHERLANDS B.V.

Inventor： HSU, Duan-Fu, Stephen ,  TANG, Jialei ,  SUN, Dezheng

IPC: G03F7/20 ,  G03F1/42 ,  G03F1/44 ,  G03F9/00

Abstract: Described are embodiments for generating a design (e.g., a metrology mark or a device pattern to be printed on a substrate) that is optimized for aberration sensitivity related to an optical system of a lithography system. A metrology mark (e.g., a transmission image sensor (TIS) mark) is optimized for a given device pattern by matching the aberration sensitivity of the metrology mark with the aberration sensitivity of the device pattern. A cost function that comprises the aberration sensitivity differences between the metrology mark and the device pattern is evaluated based on imaging characteristic response (e.g., a critical dimension (CD) response to focus) obtained from simulation models that simulate lithography. The cost function is evaluated by modifying the metrology mark until the cost function is minimized and an optimized metrology mark is output when the cost function is minimized.

公开(公告)号：WO2022166080A1

公开(公告)日：2022-08-11

申请号：PCT/CN2021/101940

申请日：2021-06-24

Applicant: 长鑫存储技术有限公司

Inventor： 朱中钦

IPC: G03F1/42 ,  G03F1/44

Abstract: 一种光掩膜版的形成方法及光掩膜版。光掩膜版的形成方法包括如下步骤：提供基底，基底具有芯片区域(33)、以及位于芯片区域(33)相对两侧的第一切割道(31)和第二切割道(32)；于第一切割道(31)中形成第一组标记、并于第二切割道(32)中形成第二组标记，第一组标记包括沿第一切割道(31)的延伸方向交替排布的第一子标记组和第一间隔(25)，第二组标记包括沿第二切割道(32)的延伸方向交替排布的第二子标记组和第二间隔(26)，第一子标记组与第二间隔(26)对准排布、且第二子标记组与第一间隔(25)对准排布。光掩膜版的形成方法及光掩膜版，在切割道宽度较窄的情况下也能够满足在芯片区域(33)相对两侧的切割道中各形成一组标记的要求。

公开(公告)号：WO2013055708A1

公开(公告)日：2013-04-18

申请号：PCT/US2012/059408

申请日：2012-10-09

Applicant: KLA-TENCOR CORPORATION

Inventor： SEZGINER, Abdurrahman

IPC: H01L21/027 ,  G03F1/44

CPC classification number: G03F1/84 ,  B82Y10/00 ,  B82Y40/00 ,  G03F1/24

Abstract: Methods and systems for generating an indication of a changing electrostatic field between a sense electrode of a capacitance sensing integrated circuit and a specimen under inspection are presented. The capacitance sensing integrated circuit is an integrated circuit that includes a number of sense electrodes and sense electronics. By fabricating the elements of the capacitance sensing integrated circuit as a single microelectronic chip, the sense electrodes can be miniaturized to sizes that enable inspection of fine line patterns common in modern semiconductor manufacturing. In one embodiment, the sense electrodes are metallic contacts. In another embodiment the sense electrodes are field effect transistors (FETs) with a floating gate. The sense electronics generate an indication of the changing electrostatic field between each sense electrode and a specimen under inspection as the specimen is scanned relative to the capacitance sensing integrated circuit.

Abstract translation: 提出了用于产生电容感测集成电路的感测电极和检查中的样本之间的变化的静电场的指示的方法和系统。 电容感测集成电路是包括多个感测电极和感测电子器件的集成电路。 通过将电容感测集成电路的元件制造为单个微电子芯片，感测电极可以被小型化为能够检查现代半导体制造中常见的细线图案的尺寸。 在一个实施例中，感测电极是金属触点。 在另一个实施例中，感测电极是具有浮动栅极的场效应晶体管（FET）。 当检测样本相对于电容感测集成电路进行扫描时，感测电子器件产生每个检测电极和被检查样本之间的变化的静电场的指示。

公开(公告)号：WO2008096364A3

公开(公告)日：2008-09-25

申请号：PCT/IL2008000172

申请日：2008-02-07

Applicant: NOVA MEASURING INSTR LTD ,  COHEN YOEL

Inventor： COHEN YOEL

IPC: G03F7/20 ,  G03F1/00 ,  G03F1/44

CPC classification number: G03F7/70433 ,  G01B11/303 ,  G03F1/44 ,  G03F7/70516 ,  G03F7/70625 ,  G03F7/70683

Abstract: A sample having a patterned area and a method for use in controlling a pattern parameter is presented. The sample comprises at least one test structure having a patterned region similar to a pattern in the patterned area, the patterns in the patterned area and in the at least test structure being produced by the same patterning process. The at least one test structure comprises at least one pattern parameter of a predetermined value intentionally increased above a natural value of said certain parameter induced by a patterning process. By this, the natural value of the parameter induced by the patterning process can be determined.

Abstract translation: 呈现具有图案化区域的样本和用于控制图案参数的方法。 所述样本包括至少一个测试结构，所述测试结构具有与所述图案化区域中的图案类似的图案化区域，所述图案化区域中和所述至少测试结构中的图案通过相同的图案化工艺产生。 所述至少一个测试结构包括预定值的至少一个图案参数，该图案参数有意地增加到高于由图案化过程引起的所述特定参数的自然值。 由此，可以确定由图案化过程引起的参数的自然值。

公开(公告)号：WO2005008747A3

公开(公告)日：2005-08-25

申请号：PCT/US2004021459

申请日：2004-07-02

Applicant: KLA TENCOR TECHNOLOGIES ,  MARELLA PAUL FRANK ,  MCCAULEY SHARON ,  CHANG ELLIS ,  VOLK WILLIAM ,  WILEY JAMES ,  WATSON STERLING ,  KEKARE SAGAR A ,  HESS CARL

Inventor： MARELLA PAUL FRANK ,  MCCAULEY SHARON ,  CHANG ELLIS ,  VOLK WILLIAM ,  WILEY JAMES ,  WATSON STERLING ,  KEKARE SAGAR A ,  HESS CARL

IPC: G01N21/95 ,  G03F1/44 ,  G03F7/20 ,  G03F1/00 ,  G01N21/956

CPC classification number: G06T7/0006 ,  G01N21/9501 ,  G01N21/956 ,  G01N2021/95676 ,  G03F1/84 ,  G03F7/7065 ,  G06T7/0008 ,  G06T2207/30148

Abstract: Methods and systems for inspection of wafers and reticles using designer intent data are provided. One computer-implemented method includes identifying nuisance defects on a wafer based on inspection data produced by inspection of a reticle, which is used to form a pattern on the wafer prior to inspection of the wafer. Another computer-implemented method includes detecting defects on a wafer by analyzing data generated by inspection of the wafer in combination with data representative of a reticle, which includes designations identifying different types of portions of the reticle. An additional computer-implemented method includes determining a property of a manufacturing process used to process a wafer based on defects that alter a characteristic of a device formed on the wafer. Further computer-implemented methods include altering or simulating one or more characteristics of a design of an integrated circuit based on data generated by inspection of a wafer.

Abstract translation: 提供了使用设计人员意图数据检查晶圆和标线的方法和系统。 一种计算机实现的方法包括基于通过检查光罩产生的检查数据来识别晶片上的有害缺陷，其用于在晶片检查之前在晶片上形成图案。 另一种计算机实现的方法包括通过结合表示标线的数据分析由晶片的检查产生的数据来检测晶片上的缺陷，该数据包括标识掩模版的不同类型的部分的标记。 附加的计算机实现的方法包括基于改变晶片上形成的器件的特性的缺陷来确定用于处理晶片的制造工艺的特性。 进一步的计算机实现的方法包括基于通过检查晶片产生的数据来改变或模拟集成电路的设计的一个或多个特性。

公开(公告)号：WO2022230772A1

公开(公告)日：2022-11-03

申请号：PCT/JP2022/018579

申请日：2022-04-22

Applicant: 株式会社ニコン

Inventor： 瀧　優介 ,  矢島　海都 ,  牛田　正男 ,  冨岡　貞祐 ,  原　篤史 ,  鈴木　一弘 ,  樋口　潔

IPC: G03F1/26 ,  G03F1/44 ,  G03F7/20

Abstract: 位相シフトマスク（１００、２００）であって、基材（１０）と、第１半透過層（２０）及び第２半透過層（２０）と、遮光層（３０）とを有し、前記基材の表面には、前記表面に平行な配列方向に沿って、第１半透過層が配置されている第１領域（Ａ１）と、前記基材表面が露出している第２領域（Ｂ１）と、前記遮光層が配置されている第３領域（Ｃ）と、第２半透過層が配置されている第４領域（Ａ２）と、前記基材表面が露出している第５領域（Ｂ２）とが、隣接して設けられているパターンを有する計測マークが形成されている。

公开(公告)号：WO2022204560A1

公开(公告)日：2022-09-29

申请号：PCT/US2022/022025

申请日：2022-03-25

Applicant: AIYER, Arun, Anath

Inventor： AIYER, Arun, Anath

IPC: G01B9/02 ,  G01N21/95 ,  G03F1/44

Abstract: An interferometer and an imager may include a tunable light source, a beam splitter, a digital imager, and a processor system. The tunable light source may be configured to emit a beam. The beam splitter may be configured to direct the beam toward a sample with a floor surface and a raised surface feature. The digital imager may be configured to receive a reflected beam and to generate an image based on the reflected beam. The reflected beam may be a coherent addition of a first reflection of the beam off a reference plate and a second reflection of the beam off the raised surface feature and third reflection of the beam off the floor surface. The processor system may be coupled to the digital imager and may be configured to determine a distance between the reference surface and the feature surface based on the image.

公开(公告)号：WO2021204024A1

公开(公告)日：2021-10-14

申请号：PCT/CN2021/084065

申请日：2021-03-30

Applicant: 长鑫存储技术有限公司

Inventor： 汪美里

IPC: G03F1/44

Abstract: 一种掩膜版及掩膜版质量测试方法，掩膜版包括：掩膜曝光区（12）和非掩膜曝光区（11）；掩膜曝光区（12）设置有掩膜图形（121）；非掩膜曝光区（11）设置有测试区域（A）；测试区域（A）包括至少一个测试标记（111）；测试标记（111）的设计尺寸和实际尺寸之间的偏差用于测量掩膜版的质量，以降低掩膜版容易出现质量问题而需要重新制作的风险。

公开(公告)号：WO2018205588A1

公开(公告)日：2018-11-15

申请号：PCT/CN2017/115267

申请日：2017-12-08

Applicant: 京东方科技集团股份有限公司 ,  鄂尔多斯市源盛光电有限责任公司

Inventor： 崔家宾 ,  王丽 ,  李志宾 ,  梁鹏飞 ,  刘畅 ,  陈鹏

IPC: G03F1/44 ,  G03F7/20

Abstract: 一种掩膜版及其组件、曝光机和检测测试窗口遮挡效果的方法、光刻方法。该掩膜版(10)包括透光区、设置在透光区的一侧功能窗口(12/13)；以及第一检测标记(14a/14b)和第二检测标记(15a/15b)中的至少一种；其中，第一检测标记(14a/14b)与功能窗口(12/13)的靠近掩膜版(10)内部的边框齐平；第二检测标记(15a/15b)设置在透光区整体轮廓(11)与功能窗口(12/13)之间。该掩膜版(10)能够用于监控测试窗口的遮挡不良等问题。

公开(公告)号：WO2017123464A1

公开(公告)日：2017-07-20

申请号：PCT/US2017/012490

申请日：2017-01-06

Applicant: KLA-TENCOR CORPORATION

Inventor： GOLOVANEVSKY, Boris

IPC: G03F7/20 ,  G03F1/44

CPC classification number: G03F7/70683 ,  G03F7/70633

Abstract: Metrology overlay targets are provided, as well as method of monitoring process shortcomings. Targets comprise periodic structures, at least one of which comprising repeating asymmetric elements along a corresponding segmentation direction of the periodic structure. The asymmetry of the elements may be designed in different ways, for example as repeating asymmetric sub-elements along a direction perpendicular to the segmentation direction of the elements. The asymmetry of the sub-elements may be designed in different ways, according to the type of monitored process shortcomings, such as various types of hot spots, line edge shortening, process windows parameters and so forth. Results of the measurements may be used to improve the process and/or increase the accuracy of the metrology measurements.

Abstract translation: 提供了计量覆盖目标，以及监测过程缺陷的方法。 目标包括周期性结构，其中至少一个周期性结构包括沿着周期性结构的对应分割方向重复的不对称元素。 元件的不对称性可以以不同的方式设计，例如沿垂直于元件分段方向的方向重复不对称的子元件。 根据所监视的工艺缺陷的类型，诸如各种类型的热点，线边缘缩短，工艺窗口参数等，可以以不同方式设计子元件的不对称性。 测量结果可以用来改善过程和/或提高计量测量的准确性。