公开(公告)号：WO2022132540A1

公开(公告)日：2022-06-23

申请号：PCT/US2021/062495

申请日：2021-12-08

Applicant: SYNOPSYS, INC.

Inventor： HORCH, Andrew Edward

IPC: H01L27/112 ,  H01L27/11587

Abstract: A one-transistor (1T) one-time programmable (OTP) anti-fuse bitcell is provided. The 1T OTP anti-fuse bitcell includes a gate, a diffusion region including at least two sub-regions, and a gate oxide region located between the gate and the diffusion region, the gate oxide region including a thin gate oxide region and a thick gate oxide region.

公开(公告)号：WO2022012269A1

公开(公告)日：2022-01-20

申请号：PCT/CN2021/100976

申请日：2021-06-18

Applicant: 长鑫存储技术有限公司

Inventor： 季汝敏

IPC: G11C17/18 ,  H01L27/112

Abstract: 提供一种反熔丝存储单元状态检测电路及应用该电路的存储器，包括：第一开关元件，第一端连接于电源，第二端连接于第一节点，控制端连接于控制器；反熔丝存储单元阵列，包括多个反熔丝存储单元子阵列，多个反熔丝存储单元子阵列的位线均连接于第一节点，多个反熔丝存储单元子阵列的字线均连接于控制器；比较器，第一输入端连接于第一节点，第二输入端连接参考电压；其中，反熔丝存储单元子阵列包括多个反熔丝存储单元，控制器通过控制第一开关元件的打开和关断以逐一检测多个反熔丝存储单元的状态。可以提高反熔丝存储单元存储状态检测的准确度。

公开(公告)号：WO2021203898A1

公开(公告)日：2021-10-14

申请号：PCT/CN2021/079904

申请日：2021-03-10

Applicant: 长鑫存储技术有限公司

Inventor： 刘志拯

IPC: H01L27/112

Abstract: 一种反熔丝单元，包括：反熔丝器件；晶体管，位于反熔丝器件一侧，与反熔丝器件电性连接，形成从反熔丝器件到晶体管的一电流路径；以及第一电阻结构和第二电阻结构，均位于电流路径中。

公开(公告)号：WO2018182705A1

公开(公告)日：2018-10-04

申请号：PCT/US2017/025458

申请日：2017-03-31

Applicant: INTEL CORPORATION

Inventor： THEN, Han Wui ,  PILLARISETTY, Ravi ,  DASGUPTA, Sansaptak ,  RADOSAVLJEVIC, Marko ,  FISCHER, Paul B.

IPC: H01L27/112 ,  H01L21/768 ,  H01L23/525

CPC classification number: H01L23/5252 ,  H01L23/5256 ,  H01L27/11206

Abstract: Semiconductor fuse elements and method of producing the same are disclosed. A disclosed example multilayered die includes a transistor comprising a source, a drain and a gate, a metal interconnect extending through an interlayer dielectric, and a dielectric layer disposed between the metal interconnect and the drain to define a programmable fuse element.

公开(公告)号：WO2017212972A1

公开(公告)日：2017-12-14

申请号：PCT/JP2017/019953

申请日：2017-05-29

Applicant: 東レ株式会社

Inventor： 河井　翔太 ,  村瀬　清一郎 ,  清水　浩二

IPC: H01L21/8246 ,  H01L27/10 ,  H01L27/112 ,  H01L29/786 ,  H01L51/05 ,  H01L51/30

Abstract: 本発明の一態様であるメモリアレイは、基板上に、複数の第一の配線と、これら複数の第一の配線と交差する少なくとも一本の第二の配線と、これら複数の第一の配線と第二の配線との交点に対応して設けられた複数のメモリ素子と、を有する。これら複数のメモリ素子は、それぞれ異なる情報を記録することができる。また、本発明の一態様であるメモリアレイシートは、このメモリアレイをシート上に複数有する。このようなメモリアレイまたはメモリアレイシートから切り分けられてなるメモリアレイは、無線通信装置に用いられる。

Abstract translation: 根据本发明的一个实施例的存储器阵列包括多个第一布线，至少一个与多个第一布线相交的第二布线， 以及与多个第一布线和第二布线的交点对应设置的多个存储元件。 这些多个存储元件可以记录不同的信息。 另外，根据本发明的一个实施例的存储器阵列片在片上具有多个存储器阵列。 通过分割这种存储器阵列或存储器阵列片形成的存储器阵列被用于无线通信设备。

公开(公告)号：WO2016117225A1

公开(公告)日：2016-07-28

申请号：PCT/JP2015/083446

申请日：2015-11-27

Applicant: ソニー株式会社

Inventor： 柳澤　佑輝

IPC: H01L21/8246 ,  G11C13/00 ,  H01L21/82 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L27/112 ,  H01L29/786 ,  H01L45/00 ,  H01L49/00

CPC classification number: H01L27/11206 ,  G11C17/16 ,  G11C17/165 ,  G11C17/18 ,  G11C2013/008 ,  G11C2213/74 ,  G11C2213/76 ,  G11C2213/78 ,  G11C2213/79 ,  G11C2213/82 ,  H01L21/82 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/786 ,  H01L45/00 ,  H01L49/00

Abstract: 　本開示のメモリセルは、一端が互いに接続された複数の経路のそれぞれに挿入されたアンチヒューズと、複数の経路のうちの少なくとも１つに挿入された抵抗素子と、オン状態になることにより、第１の接続端子と、複数の経路の一端とを接続する選択トランジスタとを備える。

Abstract translation: 存储单元设置有：插入多个路径中的每一个的反熔丝，所述路径在其一端彼此连接; 电阻元件，其被插入到所述多个路径中的至少一个路径中; 以及选择性晶体管，其在接通时连接第一连接端子和多个路径的一端。

公开(公告)号：WO2016007254A3

公开(公告)日：2016-03-24

申请号：PCT/US2015035271

申请日：2015-06-11

Applicant: QUALCOMM INC

Inventor： LI XIA ,  XU JEFFREY JUNHAO ,  LU XIAO ,  NOWAK MATTHEW MICHAEL ,  KANG SEUNG HYUK ,  CHEN XIAONAN ,  WANG ZHONGZE ,  LU YU

IPC: H01L29/423 ,  G11C16/10 ,  G11C16/26 ,  H01L27/112 ,  H01L29/51 ,  H01L29/792

CPC classification number: G11C16/10 ,  G11C11/223 ,  G11C11/2259 ,  G11C11/2273 ,  G11C11/2275 ,  G11C16/26 ,  H01L27/11246 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/517 ,  H01L29/7836 ,  H01L29/792

Abstract: An apparatus includes a multiple time programmable (MTP) memory device. The MTP memory device includes a metal gate, a substrate material, and an oxide structure between the metal gate and the substrate material. The oxide structure includes a hafnium oxide layer and a silicon dioxide layer. The hafnium oxide layer is in contact with the metal gate and in contact with the silicon dioxide layer. The silicon dioxide layer is in contact with the substrate material. The MTP device includes a transistor, and a non-volatile state of the MTP memory device is based on a threshold voltage of the transistor.

Abstract translation: 一种装置包括多时间可编程（MTP）存储器装置。 MTP存储器件包括金属栅极，衬底材料以及金属栅极和衬底材料之间的氧化物结构。 氧化物结构包括氧化铪层和二氧化硅层。 氧化铪层与金属栅极接触并与二氧化硅层接触。 二氧化硅层与衬底材料接触。 MTP器件包括晶体管，并且MTP存储器件的非易失性状态基于晶体管的阈值电压。

公开(公告)号：WO2015087413A1

公开(公告)日：2015-06-18

申请号：PCT/JP2013/083204

申请日：2013-12-11

Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ,  舛岡 富士雄 ,  浅野 正通

Inventor： 舛岡　富士雄 ,  浅野　正通

IPC: H01L27/10 ,  H01L21/8234 ,  H01L21/8246 ,  H01L27/088 ,  H01L27/112

CPC classification number: H01L27/092 ,  G11C2207/005 ,  H01L21/823885 ,  H01L27/11273

Abstract: 　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、列選択ゲートデコーダを構成する半導体装置を小さい面積で提供する。　複数のビット線と共通データ線を選択的に接続するＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタにより構成される列選択ゲートデコーダにおいて、前記ＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積の半導体装置を提供する。

Abstract translation: 本发明的目的是采用一种垂直晶体管的周围栅极晶体管（SGT），以提供构成列选择栅极解码器的小表面积的半导体器件。 在由选择性地连接多个位线和公共数据线的PMOS晶体管或NMOS晶体管构成的列选择栅极解码器中，MOS晶体管形成在形成在衬底上的平面硅层上，漏极，栅极和源极被布置 在垂直方向上，栅极具有围绕硅柱的结构，并且平面硅层包括具有第一类型导电的第一激活区域和具有第二导电类型的第二激活区域，该区域连接到一个 另一个通过形成在平坦硅层表面上的硅层，由此提供具有小表面积的半导体器件。

公开(公告)号：WO2013166974A8

公开(公告)日：2014-09-12

申请号：PCT/CN2013075364

申请日：2013-05-09

Applicant: CSMC TECHNOLOGIES FAB1 CO LTD

Inventor： GUO SHUMING

IPC: H01L27/112 ,  H01L21/8246

CPC classification number: H01L27/115 ,  G06F17/5068 ,  G11C17/12 ,  H01L27/0207 ,  H01L27/11233

Abstract: Provided is a method based on OTP memory. The method includes: according to OTP memory layout, getting rid of the floating gate (104) of the second MOS transistor of the OTP storage unit which is used for storage data "0",so as to converting the OTP storage unit into MROM storage unit for storage data "0"and remaining the original structure of the OTP storage unit which is used for storage data "1" in the OTP memory layout, the original structure of the OTP storage unit functions as MROM storage unit which is used for storage data "1", so as to producing the MROM memory layout and then making up MROM memory according to the MROM memory layout. The OTP memory layout regulated and determined the store data is changed into MROM memory layout. The process of OTP manufacture can be changed into process of MROM manufacture only by modifying one mask in the manufacture process. It saves device programming and testing time, saves costs, and simplifies the process.

Abstract translation: 提供了一种基于OTP内存的方法。 该方法包括：根据OTP存储器布局，去除用于存储数据“0”的OTP存储单元的第二MOS晶体管的浮置栅极（104），以将OTP存储单元转换为MROM存储 存储数据单元“0”，剩余在OTP存储器布局中用于存储数据“1”的OTP存储单元的原始结构，OTP存储单元的原始结构用作用于存储的MROM存储单元 数据“1”，以便产生MROM存储器布局，然后根据MROM存储器布局组成MROM存储器。 调整和确定OTP存储器布局将存储数据更改为MROM存储器布局。 OTP制造的过程可以通过在制造过程中修改一个掩模来改变为MROM制造的过程。 它节省了设备编程和测试时间，节省了成本，并简化了过程。

公开(公告)号：WO2013166974A1

公开(公告)日：2013-11-14

申请号：PCT/CN2013/075364

申请日：2013-05-09

Applicant: 无锡华润上华半导体有限公司

Inventor： 郭术明

IPC: H01L27/112 ,  H01L21/8246

CPC classification number: H01L27/115 ,  G06F17/5068 ,  G11C17/12 ,  H01L27/0207 ,  H01L27/11233

Abstract: 提供一种基于OTP存储器的方法，依据OTP存储器版图，去除所述用于存储数据"0"的OTP存储单元的第二MOS管的浮栅（104）以使该OTP存储单元转化为用于存储数据"0"的MROM存储单元，并保留所述OTP存储器版图中用于存储数据"1"的OTP存储单元的原有结构作为用于存储数据"1"的MROM存储单元，以形成MROM存储器版图，然后依据MROM存储器版图制作MROM存储器。对经过调试、存储数据确定好的OTP存储器版图修改成MROM存储器版图，在制作过程中只需要修改一层掩膜就可以把制造OTP的工艺转化为制作MROM的工艺。节省了器件的编程、测试的时间和成本，简化了工艺过程。