公开(公告)号：WO2023015662A1

公开(公告)日：2023-02-16

申请号：PCT/CN2021/118326

申请日：2021-09-14

Applicant: 中国科学院微电子研究所

Inventor： 邢国忠 ,  刘龙 ,  王迪 ,  林淮 ,  刘明

IPC: G11C11/409 ,  G11C11/15

Abstract: 本发明公开了一种磁阻存储器单元、写控制方法及存算模块。磁阻存储器单元包括：第一磁隧道结11、第二磁隧道结12和金属层21；第一磁隧道结11和第二磁隧道结12均设置在金属层21上；金属层21被配置为用于通过写电流，第一磁隧道结11的易轴在金属层21所在平面与写电流所在方向呈第一角度，第二磁隧道结12的易轴沿金属层21所在平面与写电流所在方向呈第二角度，第一角度和第二角度相对于写电流所在方向的偏转方向相反；第一磁隧道结11和第二磁隧道12结被配置为用于通过读电流。所述磁阻存储器单元可实现无外加磁场辅助的全电控的超快磁化翻转，有利于大规模集成。

公开(公告)号：WO2021242444A1

公开(公告)日：2021-12-02

申请号：PCT/US2021/028271

申请日：2021-04-21

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： SHAH, Monish Shantilal ,  BENNETT, John Grant

IPC: G06F12/02 ,  G11C7/10 ,  G11C16/10 ,  G11C16/26 ,  G06F12/06 ,  G11C11/15 ,  G06F11/10 ,  G11C29/42

Abstract: Systems and methods related to a memory system with a predictable read latency from media with a long write latency are described. An example memory system includes an array of tiles configured to store data corresponding to a cache line associated with a host. The memory system further includes control logic configured to, in response to a write command from a host, initiate writing of a first cache line to a first tile in a first row of the tiles, a second cache line to a second tile in a second row of the tiles, a third cache line to a third tile in a third row of the tiles, and a fourth cache line in a fourth row of the tiles. The control logic is configured to, in response to a read command from the host, initiate reading of data stored in an entire row of tiles.

公开(公告)号：WO2021189470A1

公开(公告)日：2021-09-30

申请号：PCT/CN2020/081833

申请日：2020-03-27

Applicant: 华为技术有限公司

Inventor： 叶力 ,  李文静

IPC: G11C11/15

Abstract: 一种磁性随机存储器及电子设备，用以提高磁性随机存储器的存储密度。磁性随机存储器包括多个存储块以及多组同层互连线；多个存储块中的每个存储块包括多个结构单元以及多个电压控制线；多个结构单元中的每个结构单元包括依次堆叠的多层存储结构，多层存储结构中的每层存储结构包括电极线以及设置于电极线上的多个存储单元，多个存储单元中的每个存储单元包括一个磁性隧道结，每个存储单元的一端与电极线连接，另一端与多个电压控制线中的一个电压控制线连接；其中，多个存储块沿着电极线的方向平行排列，多组同层互连线与电极线平行，多组同层互连线用于连接每个存储块中位置对应的电压控制线。

公开(公告)号：WO2017214628A1

公开(公告)日：2017-12-14

申请号：PCT/US2017/037051

申请日：2017-06-12

Applicant: CORNELL UNIVERSITY ,  RAHMAN, Mostafizur ,  KUHN, Kelin ,  HERON, John

Inventor： RAHMAN, Mostafizur ,  KUHN, Kelin ,  HERON, John ,  SCHLOM, Darrell

IPC: G11C11/16 ,  G11C11/00 ,  G11C11/02 ,  G11C11/14 ,  G11C11/15 ,  G11C11/18

Abstract: This patent document provides implementations and examples of circuits and devices based on low-energy consumption semiconductor structures exhibiting multi-valued states. In one aspect, a semiconductor device is configured to comprise: a multi-layer structure forming a magnetoelectric or multiferroic system to include a ferromagnetic, magnetostrictive layer that exhibits a biaxial magnetic anisotropy and an underlying metal structure exhibits a spin Hall effect to provide a conversion between electrical energy and magnetic energy with more than two distinctive magnetic states.

Abstract translation: 本专利文献提供了基于呈现多值状态的低能量消耗半导体结构的电路和器件的实现和示例。 在一个方面，半导体器件被配置成包括：形成磁电或多铁性系统的多层结构，以包括呈现双轴磁各向异性的铁磁性磁致伸缩层，并且下层金属结构呈现自旋霍尔效应以提供转换 电能和磁能之间有两种以上不同的磁性状态。

公开(公告)号：WO2017176217A1

公开(公告)日：2017-10-12

申请号：PCT/SG2017/050199

申请日：2017-04-07

Applicant: AGENCY FOR SCIENCE, TECHNOLOGY AND RESEARCH

Inventor： DO, Anh Tuan ,  FONG, Xuanyao ,  ZHOU, Jun ,  LIU, Xin ,  HAN, Michael Kim Kwong

IPC: G11C11/15 ,  G11C11/416 ,  G11C11/16 ,  H01L27/105 ,  H01L43/08

Abstract: Various embodiments may provide a circuit arrangement. The circuit arrangement may include a first and a second memory element each having a first electrode and a second electrode, a first access transistor having a first controlled electrode connected to the second electrode of the first memory element, a second access transistor having a first controlled electrode connected to the first electrode of the second memory element, a first bit line connected to the first electrode of the first memory element, and a second bit line connected to the second electrode of the second memory element, wherein current flows of same direction in the first and second memory elements would provide complementary logic states in the first and second memory elements, respectively.

Abstract translation: 各种实施例可以提供电路布置。 该电路装置可以包括第一和第二存储元件，每个存储元件具有第一电极和第二电极，第一存取晶体管具有连接到第一存储元件的第二电极的第一受控电极，第二存取晶体管具有第一受控 连接到第二存储器元件的第一电极的第一位线，连接到第一存储器元件的第一电极的第一位线以及连接到第二存储器元件的第二电极的第二位线，其中电流在 第一和第二存储器元件将分别在第一和第二存储器元件中提供互补的逻辑状态。

公开(公告)号：WO2017146683A1

公开(公告)日：2017-08-31

申请号：PCT/US2016/019104

申请日：2016-02-23

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： BUCHANAN, Brent ,  ZHENG, Le

IPC: G11C13/00 ,  G11C11/15

CPC classification number: G11C13/0069 ,  G11C13/0028 ,  G11C2013/0071 ,  G11C2013/0092 ,  G11C2213/79

Abstract: In one example in accordance with the present disclosure a memristive array is described. The memristive array includes a number of bit cells, each bit cell including a memristive element and a selecting transistor serially coupled to the memristive element. The array also includes a waveform generation device coupled to the number of bit cells. The waveform generation device generates a shaped waveform to be applied to the number of bit cells to switch a state of the memristive element. The waveform generation device passes the shaped waveform to gates of the selecting transistors of the number of bit cells.

Abstract translation: 在根据本公开的一个示例中，描述了忆阻阵列。 忆阻阵列包括多个位单元，每个位单元包括忆阻元件和串联耦​​合到忆阻元件的选择晶体管。 该阵列还包括耦合到多个位单元的波形生成设备。 波形生成装置生成整形波形以应用于位单元的数量以切换忆阻元件的状态。 波形生成装置将整形波形传递给多个位单元的选择晶体管的栅极。

公开(公告)号：WO2017127086A1

公开(公告)日：2017-07-27

申请号：PCT/US2016/014342

申请日：2016-01-21

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： MURALIMANOHAR, Naveen ,  FEINBERG, Ben

IPC: G11C13/00 ,  G11C11/15

CPC classification number: G11C11/15 ,  G06F9/30 ,  G06G7/16 ,  G11C7/1006 ,  G11C13/00

Abstract: A circuit includes an engine to compute analog multiplication results between vectors of a sub-matrix. An analog to digital converter (ADC) generates a digital value for the analog multiplication results computed by the engine. A shifter shifts the digital value of analog multiplication results a predetermined number of bits to generate a shifted result. An adder adds the shifted result to the digital value of a second multiplication result to generate a combined multiplication result.

Abstract translation: 一种电路包括用于计算子矩阵的向量之间的模拟乘法结果的引擎。 模数转换器（ADC）为发动机计算的模拟乘法结果生成一个数字值。 移位器将模拟乘法结果的数字值移位预定数量的位，以生成移位结果。 加法器将移位的结果加到第二乘法结果的数字值上，以产生组合的乘法结果。

公开(公告)号：WO2017026989A1

公开(公告)日：2017-02-16

申请号：PCT/US2015/044246

申请日：2015-08-07

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： HU, Miao ,  STRACHAN, John Paul ,  LI, Zhiyong ,  WILLIAMS, Stanley

IPC: G11C13/00 ,  G11C11/15

CPC classification number: G11C13/0069 ,  G06G7/16 ,  G11C13/0002 ,  G11C13/0007 ,  G11C13/004 ,  G11C2213/77

Abstract: A crossbar array, comprises a plurality of row lines, a plurality of column lines intersecting the plurality of row lines at a plurality of intersections, and a plurality of junctions coupled between the plurality of row lines and the plurality of column lines at a portion of the plurality of intersections. Each junction comprises a resistive memory element, and the junctions are positioned to calculate a matrix multiplication of a first matrix and a second matrix.

Abstract translation: 一种交叉开关阵列，包括多个行线，在多个交叉处与所述多个行线相交的多个列线，以及耦合在所述多条行线和所述多条列线之间的多个连接点的一部分 多个交叉点。 每个连接点包括电阻性存储器元件，并且所述连接点被定位成计算第一矩阵和第二矩阵的矩阵乘法。

公开(公告)号：WO2016175744A1

公开(公告)日：2016-11-03

申请号：PCT/US2015/027808

申请日：2015-04-27

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： GE, Ning ,  YANG, Jianhua ,  LI, Zhiyong ,  WILLIAMS, R. Stanley

IPC: G11C13/00 ,  G11C11/15

CPC classification number: G11C13/004 ,  G11C13/003 ,  G11C13/0069 ,  G11C2213/74 ,  G11C2213/76 ,  H01L27/2418 ,  H01L27/2427 ,  H01L27/2463 ,  H01L45/08 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/145 ,  H01L45/146 ,  H01L45/147

Abstract: A memristive crossbar array is described. The crossbar array includes a number of row lines and a number of column lines intersecting the row lines to form a number of cross points. A number of memristor cells are coupled between the row lines and the column lines at the cross points. A memristor cell includes a memristive memory element to store information and multiple selectors electrically coupled to the memristive memory element. The multiple selectors are to provide access to the memristive memory element.

Abstract translation: 描述了忆阻交叉开关阵列。 交叉开关阵列包括多个行线和与行线相交的多个列线以形成多个交叉点。 多个忆阻单元在交叉点处连接在行线和列线之间。 忆阻单元包括用于存储信息的忆阻存储元件和电耦合到忆阻存储元件的多个选择器。 多个选择器将提供对忆阻存储元件的访问。

公开(公告)号：WO2016143383A1

公开(公告)日：2016-09-15

申请号：PCT/JP2016/051016

申请日：2016-01-14

Applicant: ソニー株式会社

Inventor： 岡　幹生 ,  神田　泰夫 ,  肥後　豊

IPC: G11C11/15 ,  G11C13/00 ,  H01L21/8246 ,  H01L27/105 ,  H01L29/82 ,  H01L43/08

CPC classification number: G11C11/1675 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1655 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1697 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/003 ,  G11C13/0069 ,  G11C2013/0073 ,  G11C2013/0076 ,  G11C2213/15 ,  G11C2213/74 ,  G11C2213/79 ,  H01L43/08

Abstract: 　電流の方向に応じた値を記憶するメモリセルの性能を向上させる。　メモリセルは、Ｎ型トランジスタ、Ｐ型トランジスタおよび記憶素子を具備する。Ｎ型トランジスタは、ソースおよびドレインの一方から他方への方向と他方から一方への方向とのいずれかに電流を供給する。Ｐ型トランジスタは、ソースからドレインへ電流を供給する。記憶素子は、Ｎ型トランジスタおよびＰ型トランジスタの両方のドレインから供給される電流の方向に応じた論理値を記憶する。

Abstract translation: 为了改善其中存储与当前方向对应的值的存储单元的性能。 该存储单元设置有N型晶体管，P型晶体管和存储元件。 N型晶体管在从源极和漏极之一或从另一个到源极和漏极的方向之一的方向上提供电流。 P型晶体管从源极到漏极提供电流。 存储元件存储与从N型晶体管和P型晶体管的漏极两端提供的电流的方向对应的逻辑值。