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    КОМБИНИРОВАННЫЙ ЭЛЕМЕНТ МАГНИТОРЕЗИСТИВНОЙ ПАМЯТИ
    5.
    发明申请
    КОМБИНИРОВАННЫЙ ЭЛЕМЕНТ МАГНИТОРЕЗИСТИВНОЙ ПАМЯТИ 审中-公开

    公开(公告)号：WO2018190753A1

    公开(公告)日：2018-10-18

    申请号：PCT/RU2018/050018

    申请日：2018-02-19

    申请人： ОБЩЕСТВО С ОГРАНИЧЕННОЙ ОТВЕТСТВЕННОСТЬЮ "КРОКУС НАНОЭЛЕКТРОНИКА" (ООО "КРОКУС НАНОЭЛЕКТРОНИКА")

    发明人： МИХАЙЛОВ, Алексей Павлович ,  ХВАЛЬКОВСКИЙ, Алексей Васильевич

    IPC分类号： G11C11/16

    CPC分类号： G11C11/161 ,  G11C11/1673 ,  G11C11/1675

    摘要： Настоящее изобретение описывает элемент магниторезистивной памяти, состоящий из ячеек магнитной памяти с произвольным доступом (MRAM), содержащих туннельный магнитный переход и имеющих улучшенную эффективность переключения, более низкое потребление электроэнергии, обладающий повышенной устойчивостью к внешним магнитным полям и обеспечивающий достоверность считываемых данных. Технический результат заключается в повышении сохранности информации в элементах на битовых ячейках памяти MRAM. Для осуществления указанного технического результата в предпочтительном варианте осуществления заявлен элемент магниторезистивной памяти (MRAM), состоящий из двух ячеек MRAM, каждая из которых содержит по меньшей мере один слой магнитного материала с изменяемой ориентацией вектора намагниченности (свободный слой) и по меньшей мере один составной слой (опорный слой), состоящий из двух противоположно направленных магнитных слоев с фиксированным направлением вектора намагниченности, направление которого определяется по слою, ближайшему к свободному слою, причем легкие оси ячеек являются сонаправленными, вне зависимости от пространственного расположения ячеек, и намагниченности свободных слоев каждой из ячеек являются противоположено направленными.

    THERMAL RESISTOR IN PMTJ STACK DESIGN
    7.
    发明申请
    THERMAL RESISTOR IN PMTJ STACK DESIGN 审中-公开
    PMTJ堆叠设计中的热电阻

    公开(公告)号：WO2018004608A1

    公开(公告)日：2018-01-04

    申请号：PCT/US2016/040454

    申请日：2016-06-30

    申请人： INTEL CORPORATION

    发明人： KUO, Charles, C. ,  OGUZ, Kaan ,  DOCZY, Mark, L. ,  DOYLE, Brian, S. ,  O'BRIEN, Kevin, P.

    IPC分类号： H01L43/02 ,  H01L43/10 ,  H01L43/12 ,  G11C11/16

    CPC分类号： G11C11/1675 ,  G11C11/161 ,  H01L27/222 ,  H01L43/02 ,  H01L43/10 ,  H01L43/12

    摘要： Disclosed are magnetic tunnel junction (MTJ) devices, computing devices, and related methods. An MTJ device includes an MTJ body, an electrode, and a thermal resistor. The thermal resistor is operably coupled between the MTJ body and the electrode. The thermal resistor includes at least one conductive region including an electrically conductive material. A computing device includes a memory device including at least one MTJ device, which in turn includes at least one thermal resistor between an MTJ body and at least one of a pair of electrodes. A method of forming an MTJ device includes forming an MTJ body, forming at least one electrode, and forming at least one electrically conductive thermal resistor between the MTJ body and the at least one electrode.

    摘要翻译： 公开了磁性隧道结（MTJ）装置，计算装置和相关方法。 MTJ器件包括MTJ主体，电极和热敏电阻。 热电阻器可操作地耦合在MTJ主体和电极之间。 该热敏电阻器包括至少一个包含导电材料的导电区域。 一种计算装置包括存储器装置，该存储器装置包括至少一个MTJ装置，该MTJ装置又包括在MTJ主体与一对电极中的至少一个电极之间的至少一个热电阻器。 形成MTJ器件的方法包括形成MTJ主体，形成至少一个电极，以及在MTJ主体和至少一个电极之间形成至少一个导电热阻。

    APPARATUSES, METHODS, AND SYSTEMS FOR STOCHASTIC MEMORY CIRCUITS USING MAGNETIC TUNNEL JUNCTIONS
    8.
    发明申请
    APPARATUSES, METHODS, AND SYSTEMS FOR STOCHASTIC MEMORY CIRCUITS USING MAGNETIC TUNNEL JUNCTIONS 审中-公开
    使用磁隧道结的随机存储器电路装置，方法和系统

    公开(公告)号：WO2017172209A1

    公开(公告)日：2017-10-05

    申请号：PCT/US2017/020194

    申请日：2017-03-01

    申请人： INTEL CORPORATION

    发明人： AUGUSTINE, Charles ,  PAUL, Somnath ,  SHEIK, Sadique Ul Ameen ,  KHELLAH, Muhammad M.

    IPC分类号： G11C11/16 ,  H01L43/08 ,  G11C7/20 ,  G11C8/10

    CPC分类号： G11C11/161 ,  G06N3/049 ,  G06N3/0635 ,  G06N3/088 ,  G06N5/025 ,  G11C11/1653 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1675 ,  G11C11/54 ,  G11C13/0002

    摘要： Embodiments include apparatuses, systems, and methods including a memory apparatus including a plurality of bit cells, wherein each of the plurality of bit cells correspond to a respective weight value and include a switch device that has a magnetic tunnel junction (MTJ) or other suitable resistive memory element to produce stochastic switching. In embodiments, the switch device may produce a switching output according to a stochastic switching probability of the switch device. In embodiments, a bit line or a source line passes a current across the MTJ for a switching time associated with the stochastic switching probability to produce the switching output which enables a determination of whether the respective weight value is to be updated. Other embodiments may also be described and claimed.

    摘要翻译： 实施例包括包括存储装置的设备，系统和方法，所述存储装置包括多个位单元，其中所述多个位单元中的每一个与相应的权重值相对应并且包括开关装置，所述开关装置具有磁性 隧道结（MTJ）或其他合适的电阻式存储器元件以产生随机切换。 在实施例中，开关装置可根据开关装置的随机开关概率产生开关输出。 在实施例中，位线或源极线使MTJ上的电流流过与随机切换概率相关的切换时间，以产生切换输出，该切换输出使得能够确定相应的权重值是否将被更新。 其他实施例也可以被描述和要求保护。

    MEMORY CELL, MEMORY DEVICE, AND METHODS OF FORMING THE SAME
    9.
    发明申请
    MEMORY CELL, MEMORY DEVICE, AND METHODS OF FORMING THE SAME 审中-公开
    存储器单元，存储器设备以及形成它们的方法

    公开(公告)号：WO2017131584A1

    公开(公告)日：2017-08-03

    申请号：PCT/SG2017/050028

    申请日：2017-01-19

    申请人： AGENCY FOR SCIENCE, TECHNOLOGY AND RESEARCH

    发明人： FUKUZAWA, Hideaki ,  YU, Jun ,  HAN, Michael ,  WANG, Xinpeng ,  BLIZNETSOV, Vladimir

    IPC分类号： H01L43/10 ,  G11C11/15 ,  G11C11/16

    CPC分类号： H01L43/10 ,  G11C11/161 ,  H01L43/08 ,  H01L43/12

    摘要： Various embodiments may provide a memory cell including a magnetic pinned layer with a substantially fixed magnetization direction, a crystalline spacer layer in contact with the magnetic pinned layer, and a magnetic storage layer. The magnetic storage layer may include an amorphous interface sub-layer in contact with the crystalline spacer layer, the amorphous interface sub-layer including a first alloy of iron (Fe) and at least one element. The amorphous storage layer may also include an amorphous enhancement sub-layer in contact with the amorphous interface sub-layer, the amorphous enhancement sub-layer including a second alloy of iron (Fe) and at least one element. The memory cell may additionally include a cap layer in contact with the amorphous enhancement sub-layer. A concentration of the at least one further element comprised in the first alloy and a concentration of the at least one further element comprised in the second alloy may be different.

    摘要翻译： 各种实施例可提供一种存储器单元，其包含具有实质上固定的磁化方向的磁性钉扎层，与所述磁性钉扎层接触的晶体间隔层以及磁性存储层。 磁存储层可以包括与晶体间隔层接触的无定形界面子层，无定形界面子层包括铁（Fe）和至少一种元素的第一合金。 无定形存储层还可以包括与无定形界面子层接触的无定形增强子层，无定形增强子层包括铁（Fe）和至少一种元素的第二合金。 存储器单元可以另外包括与无定形增强子层接触的盖层。 包含在第一合金中的至少一种其他元素的浓度和包含在第二合金中的至少一种另外的元素的浓度可以是不同的。

    SELF-ALIGNED MEMORY ARRAY
    10.
    发明申请
    SELF-ALIGNED MEMORY ARRAY 审中-公开
    自对准存储阵列

    公开(公告)号：WO2017052565A1

    公开(公告)日：2017-03-30

    申请号：PCT/US2015/052051

    申请日：2015-09-24

    申请人： INTEL CORPORATION

    发明人： KARPOV, Elijah V. ,  SHAH, Uday ,  PILLARISETTY, Ravi ,  DOYLE, Brian S.

    IPC分类号： G11C11/16

    CPC分类号： G11C11/161 ,  G11C11/1659 ,  H01L27/224 ,  H01L43/08 ,  H01L43/12

    摘要： An embodiment includes a memory array comprising: a memory cell including a switch stack in series with a memory stack; and a bit line above the memory cell and a word line below the memory cell; wherein (a) first switch stack sidewalls of the switch stack are vertically aligned with bit line sidewalls of the bit line and second switch stack sidewalls of the switch stack are vertically aligned with word line sidewalls of the word line; (b) first memory stack sidewalls of the memory stack are vertically aligned with the bit line sidewalls and second memory stack sidewalls of the memory stack are vertically aligned with the word line sidewalls. Other embodiments are described herein.

    摘要翻译： 实施例包括存储器阵列，其包括：存储器单元，其包括与存储器堆叠串联的开关堆叠; 以及位于存储器单元之上的位线和存储器单元下方的字线; 其中（a）开关堆叠的第一开关堆叠侧壁与位线的位线侧壁垂直对准，并且开关堆叠的第二开关堆叠侧壁与字线的字线侧壁垂直对准; （b）存储器堆叠的第一存储器堆叠侧壁与位线侧壁垂直对准，并且存储器堆叠的第二存储器堆叠侧壁与字线侧壁垂直对准。 本文描述了其它实施例。