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    RESISTIVE RANDOM-ACCESS MEMORY INCLUDING TUNNEL SOURCE ACCESS TRANSISTOR
    2.
    发明申请
    RESISTIVE RANDOM-ACCESS MEMORY INCLUDING TUNNEL SOURCE ACCESS TRANSISTOR 审中-公开

    公开(公告)号：WO2019005113A1

    公开(公告)日：2019-01-03

    申请号：PCT/US2017/040321

    申请日：2017-06-30

    Applicant: INTEL CORPORATION

    Inventor： MORRIS, Daniel H. ,  AVCI, Uygar E. ,  YOUNG, Ian A.

    IPC: H01L45/00 ,  G11C13/00

    CPC classification number: H01L27/2436 ,  G11C13/0007 ,  G11C13/003 ,  G11C13/0069 ,  G11C13/0097 ,  G11C2013/0073 ,  G11C2013/0078 ,  G11C2213/72 ,  G11C2213/74 ,  G11C2213/79 ,  H01L27/2418

    Abstract: Techniques are disclosed for forming resistive random-access memory (RRAM) including a tunnel source access transistor, such as a tunnel source MOSFET. The use of a tunnel source access transistor includes integrating a tunnel diode on the bitcell transistor's source terminal using epitaxial growth. Accordingly, such RRAM bitcells are referred to herein as having a 1T(D)-1R configuration. As can be understood based on this disclosure, the tunnel diode's resistance is asymmetric with respect to RRAM write voltage. Thus, the tunnel diode optimizes array operations for the 1T(D)-1R bitcells described herein, enabling both control of current compliance in the SET direction and maximization of current in the RESET direction from the same RRAM bitcell. The 1T(D)-1R architecture is compatible with a multitude of RRAM device structures and transistor types, such as NMOS and PMOS configurations. Further, the tunnel diode can be integrated in a MOSFET access transistor without increasing cell layout area.

    RESISTIVE RANDOM ACCESS MEMORY CELL WITH THREE TRANSISTORS AND TWO RESISTIVE MEMORY ELEMENTS
    4.
    发明申请
    RESISTIVE RANDOM ACCESS MEMORY CELL WITH THREE TRANSISTORS AND TWO RESISTIVE MEMORY ELEMENTS 审中-公开
    具有三个晶体管和两个电阻性存储元件的电阻式随机存取存储器单元

    公开(公告)号：WO2018063446A1

    公开(公告)日：2018-04-05

    申请号：PCT/US2017/031795

    申请日：2017-05-09

    Applicant: MICROSEMI SOC CORP.

    Inventor： MC COLLUM, John, L. ,  HECHT, Volker

    IPC: G11C13/00

    CPC classification number: G11C13/0069 ,  G11C13/003 ,  G11C2013/0042 ,  G11C2213/74 ,  G11C2213/79 ,  H01L27/2436

    Abstract: A ReRAM cell array has rows and columns and includes first and second complementary bit lines for each row, a first, second and third word lines for each column and a source bit line for each row. A ReRAM cell at each row and column includes a first resistive memory element, its first end connected to the first complementary bit line of its row, a p-channel transistor, its source connected to a second end of the first resistive memory element, its drain connected to a switch node, its gate connected to the first word line of its column, a second resistive memory element, its first end connected to the second complementary bit line of its row, an n-channel transistor, its source connected to a second end of the second resistive memory element, its drain connected to the switch node, its gate connected to the second word line of its column, and a programming transistor having a drain connected to the switch node, a source connected to the source bit line of its row and a gate connected to the third word line of its column.

    Abstract translation: ReRAM单元阵列具有行和列，并且包括每行的第一和第二互补位线，每列的第一，第二和第三字线以及每行的源位线。 每行和每列的ReRAM单元包括第一电阻式存储器元件，其第一端连接到其行的第一互补位线，p沟道晶体管，其源极连接到第一电阻式存储器元件的第二端， 漏极连接到开关节点，其栅极连接到其列的第一字线，第二电阻式存储器元件，其第一端连接到其行的第二互补位线，n沟道晶体管，其源极连接到 第二电阻式存储器元件的第二端，其漏极连接到开关节点，其栅极连接到其列的第二字线，以及编程晶体管，其漏极连接到开关节点，源极连接到源位线 的行和连接到其列的第三个字线的门。

    RESISTIVE SWITCHING MEMORY WITH CELL ACCESS BY ANALOG SIGNAL CONTROLLED TRANSMISSION GATE
    7.
    发明申请
    RESISTIVE SWITCHING MEMORY WITH CELL ACCESS BY ANALOG SIGNAL CONTROLLED TRANSMISSION GATE 审中-公开
    通过模拟信号控制传输门的电容接入电阻开关存储器

    公开(公告)号：WO2016133661A1

    公开(公告)日：2016-08-25

    申请号：PCT/US2016/014970

    申请日：2016-01-26

    Applicant: ADESTO TECHNOLOGIES CORPORATION

    Inventor： GOPINATH, Venkatesh, P. ,  KAMALANATHAN, Deepak ,  WANG, Daniel

    IPC: G11C11/00

    CPC classification number: G11C13/0011 ,  G11C13/0002 ,  G11C13/0028 ,  G11C13/003 ,  G11C13/004 ,  G11C13/0069 ,  G11C2013/0071 ,  G11C2213/74 ,  G11C2213/79

    Abstract: In one embodiment, a semiconductor memory device includes a plurality of resistive switching memory cells, where each resistive switching memory cell can include: (i) a programmable impedance element having an anode and a cathode; (ii) a word line pair configured to control access to the programmable impedance element, where the word line pair comprises first and second word lines; (iii) a PMOS transistor having a source coupled to the cathode, a drain coupled to a bit line, and a gate coupled to the first word line; and (iv) an NMOS transistor having a source coupled to the bit line, a drain coupled to the cathode, and a gate coupled to the second word line.

    Abstract translation: 在一个实施例中，半导体存储器件包括多个电阻式开关存储器单元，其中每个电阻式开关存储器单元可以包括：（i）具有阳极和阴极的可编程阻抗元件; （ii）被配置为控制对所述可编程阻抗元件的访问的字线对，其中所述字线对包括第一和第二字线; （iii）具有耦合到阴极的源极，耦合到位线的漏极和耦合到第一字线的栅极的PMOS晶体管; 以及（iv）具有耦合到所述位线的源极，耦合到所述阴极的漏极和耦合到所述第二字线的栅极的NMOS晶体管。

    VERFAHREN ZUM KAPAZITIVEN AUSLESEN RESISTIVER SPEICHERELEMENTE SOWIE NICHTFLÜCHTIGE, KAPAZITIV AUSLESBARE SPEICHERELEMENTE ZUR DURCHFÜHRUNG DES VERFAHRENS
    8.
    发明申请
    VERFAHREN ZUM KAPAZITIVEN AUSLESEN RESISTIVER SPEICHERELEMENTE SOWIE NICHTFLÜCHTIGE, KAPAZITIV AUSLESBARE SPEICHERELEMENTE ZUR DURCHFÜHRUNG DES VERFAHRENS 审中-公开
    METHOD FOR用于执行该方法READING电容电阻存储器元件，而VOLATILE，CAPACITIVE可读存储器元件

    公开(公告)号：WO2014202038A1

    公开(公告)日：2014-12-24

    申请号：PCT/DE2014/000257

    申请日：2014-05-17

    Applicant: FORSCHUNGSZENTRUM JÜLICH GMBH ,  RHEINISCH-WESTFÄLISCHE TECHNISCHE HOCHSCHULE (RWTH) AACHEN

    Inventor： TAPPERTZHOFEN, Stefan ,  LINN, Eike ,  NIELEN, Lutz ,  WASER, Rainer ,  VALOV, Ilia

    IPC: G11C13/00 ,  G11C14/00

    CPC classification number: G11C14/0045 ,  G11C11/16 ,  G11C11/5685 ,  G11C13/003 ,  G11C13/004 ,  G11C2213/53 ,  G11C2213/74 ,  G11C2213/76 ,  G11C2213/79

    Abstract: Im Rahmen der Erfindung wurde ein Verfahren zum Auslesen eines nichtflüchtigen Speicherelements mit mindestens zwei stabilen Zuständen 0 und 1 entwickelt. Dieses umfasst mindestens eine resistive Speicherzelle, die die beiden Zustände 0 und 1 in einen Zustand HRS mit höherem elektrischem Widerstand und einen Zustand LRS mit niedrigerem elektrischem Widerstand kodiert. Das Speicherelement weist in den beiden Zuständen 0 und 1 unterschiedliche Kapazitäten C 0,1 auf; über diesen Unterschied wird bestimmt, welcher Zustand vorliegt. Erfindungsgemäß wird ein Speicherelement gewählt, in dem eine vom Zustand der Speicherzelle unabhängige Festkapazität mit der Speicherzelle in Reihe geschaltet ist. Es wurde erkannt, dass eine Reihenschaltung einer resistiven Speicherzelle mit einer Festkapazität statt mit einer zweiten resistiven Speicherzelle die Signalstärke beim kapazitiven Auslesen verbessert. Es wurde außerdem erkannt, dass die zweite Speicherzelle für die Speicherfunktion entbehrlich wird, wenn das Speicherelement kapazitiv ausgelesen wird. Im Rahmen der Erfindung wurden zudem Speicherelemente entwickelt, die einen Feldeffekttransistor bzw. eine DRAM-Struktur mit einer resistiven Speicherzelle oder einer antiseriellen Reihenschaltung derartiger Speicherzellen kombinieren. Derartige Speicherelemente sind besonders zur Durchführung des erfindungsgemäßen Verfahrens geeignet.

    Abstract translation: 在本发明，用于读取具有至少两个稳定状态0和1的非易失性存储器元件的方法已被开发出来。 这包括至少一个电阻性存储器单元，在一个状态HRS较高的电阻和较低的电阻的状态LRS编码两种状态0和1。 所述存储器元件包括在两个状态0和1 C0.1不同的容量; 有关此差确定哪个条件存在。 根据本发明，存储元件被选择时，其中一个独立的存储器单元固定电容的状态被串联连接到该存储单元。 它已认识到具有固定电容，而不是使用第二电阻性存储器单元的电阻式存储器单元的串联电路改善了电容读出的信号强度。 还已经认识到，当被读出的存储器元件电容性第二存储单元是不必要的记忆功能。 在本发明中，还存储元件已经开发出结合一个场效应晶体管或具有电阻式存储器单元的DRAM结构，或这样的存储单元的逆串联连接。 这种存储元件特别适合于实施本发明的方法。

    半導体デバイス
    10.
    发明申请
    半導体デバイス 审中-公开
    半导体器件

    公开(公告)号：WO2010147029A1

    公开(公告)日：2010-12-23

    申请号：PCT/JP2010/059704

    申请日：2010-06-08

    Applicant: ソニー株式会社 ,  鳥毛 裕二

    Inventor： 鳥毛　裕二

    IPC: G11C17/14 ,  G11C13/00 ,  H01L21/8246 ,  H01L27/10 ,  H01L27/105

    CPC classification number: G11C17/16 ,  G11C13/0004 ,  G11C13/003 ,  G11C17/18 ,  G11C2213/74 ,  G11C2213/79 ,  H01L27/105 ,  H01L27/112 ,  H01L27/11206 ,  H01L27/11286

    Abstract: 　アクセスタイムの短縮や消費電力の低減と、ワード線１本当たりの記憶ビット数の向上を両立させる。メモリセルアレイ１は、流れる電流に応じて抵抗値が変化するフューズ素子Ｆと、フューズ素子Ｆに対し並列接続された複数のセルトランジスタ（ＴＲＢ１,ＴＲＢ２）とをもつメモリセルＭＣを少なくとも１ライン分配置した構成を有する。当該半導体デバイスは、複数のセルトランジスタ（ＴＲＢ１,ＴＲＢ２）のうち、オンするセルトランジスタの数が、外部から入力される書き込み制御信号（ＷＲＩＴＥ）と内部のロジック回路５（およびワード線駆動回路４）により制御可能である。

    Abstract translation: 公开了一种半导体器件，其中可以平衡访问时间或功耗的减少以及每个字线的存储器位数的改善。 存储单元阵列（1）具有这样的结构，其中存储单元（MC）包括熔丝元件（F），其电阻值根据流动电流而变化，并且多个单元晶体管（TRB1，TRB2）连接 与熔丝元件（F）并联，由至少一行的价值排列。 在半导体装置中，可以通过从外部输入的写入控制信号（WRITE）来控制多个单元晶体管（TRB1，TRB2）中导通的单元晶体管的数量，以及逻辑电路（5） （和字线驱动电路（4））。

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