公开(公告)号：WO2018063177A1

公开(公告)日：2018-04-05

申请号：PCT/US2016/054098

申请日：2016-09-28

Applicant: INTEL CORPORATION

Inventor： KUO, Charles ,  OGUZ, Kaan ,  DOCZY, Mark ,  DOYLE, Brian ,  O'BRIEN, Kevin

IPC: G11C11/16 ,  H01L43/08 ,  H01L27/22

CPC classification number: G11C11/1657 ,  G11C11/1659 ,  G11C11/1675 ,  H01L27/228 ,  H01L43/08

Abstract: The present disclosure relates to the fabrication of spin transfer torque memory devices, wherein a spin transfer torque element is connected to a PMOS transistor. In one embodiment, the spin transfer torque element may have a fixed side and a free side with a tunnel barrier layer disposed between the fixed side and the free side, and the PMOS transistor may have a drain structure which is electrically connected to the fixed side of the spin transfer torque element.

Abstract translation: 本发明涉及自旋转移力矩存储器装置的制造，其中自旋转移力矩元件连接到PMOS晶体管。 在一个实施例中，自旋转移力矩元件可以具有固定侧和自由侧，隧道势垒层设置在固定侧和自由侧之间，并且PMOS晶体管可以具有与固定侧电连接的漏极结构 自旋转移力矩元件。

公开(公告)号：WO2017105460A1

公开(公告)日：2017-06-22

申请号：PCT/US2015/066371

申请日：2015-12-17

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： HU, Miao ,  STRACHAN, John Paul ,  LI, Zhiyong ,  WILLIAMS, Stanley

IPC: G11C11/15 ,  G11C13/00

CPC classification number: G11C11/1677 ,  G11C11/1659 ,  G11C13/0002 ,  G11C13/003 ,  G11C13/0064 ,  G11C2213/77

Abstract: Example implementations of the present disclosure relate to improved computational accuracy in a crossbar array. An example system may include a crossbar array, having a plurality of memory elements at junctions, usable in performance of computations. The example system may further include a calculate engine to calculate ideal conductance of memory elements at a plurality of junctions of the crossbar array and a determine engine to determine conductance of the memory elements at the plurality of junctions of the crossbar array. An adjust engine of the example system may be used to adjust conductance of at least one memory element to improve computational accuracy by reduction of a difference between the ideal conductance and the determined conductance of the at least one memory element.

Abstract translation: 本公开的示例实现涉及交叉开关阵列中的改进的计算精度。 示例系统可以包括交叉开关阵列，在交叉点处具有多个存储器元件，可用于执行计算。 示例系统可以进一步包括计算引擎，用于计算交叉开关阵列的多个结点处的存储器元件的理想电导，以及确定引擎，以确定存储器元件在交叉开关阵列的多个结点处的电导。 示例系统的调整引擎可以用于调整至少一个存储器元件的电导，以通过减少理想电导与至少一个存储器元件的确定电导之间的差异来提高计算准确度。

公开(公告)号：WO2017052622A1

公开(公告)日：2017-03-30

申请号：PCT/US2015/052357

申请日：2015-09-25

Applicant: INTEL CORPORATION

Inventor： KARPOV, Elijah V. ,  O'BRIEN, Kevin P. ,  MANIPATRUNI, Sasikanth ,  YOUNG, Ian A. ,  DOYLE, Brian S.

IPC: H01L43/06 ,  H01L43/04 ,  H01L43/10 ,  H01L43/12

CPC classification number: H01L27/228 ,  G11C11/1659 ,  G11C11/1675 ,  G11C11/18 ,  H01L27/224

Abstract: A one-transistor (1T), one-selector (1S), one magnetic tunnel junction (1MTJ), spin torque transfer (STT), spin Hall effect (SHE), magnetic random access memory (MRAM) may be configured to provide separate write current and read current paths. In such a configuration, the write current may pass through a SHE electrode disposed proximate the MTJ device. The direction of write current flow through the SHE electrode determines spin polarization of the write current, the magnetic field orientation of a free magnetic layer in the MTJ device, and consequently the resistance of the MTJ device. The write current can be at a level sufficient to cause the reliable storage of binary information in the MTJ device. The read current, at a lower level than the write current, passes through the MTJ.

Abstract translation: 单晶体管（1T），单选择器（1S），一个磁性隧道结（1MTJ），自旋转矩传递（STT），自旋霍尔效应（SHE），磁性随机存取存储器（MRAM） 写入当前路径和读取当前路径。 在这种配置中，写入电流可以通过靠近MTJ器件设置的SHE电极。 写入电流流过SHE电极的方向决定了写入电流的自旋极化，MTJ器件中自由磁性层的磁场取向，从而确定了MTJ器件的电阻。 写入电流可以处于足以导致MTJ器件中的二进制信息的可靠存储的水平。 在写入电流以下的读取电流通过MTJ。

公开(公告)号：WO2017048509A1

公开(公告)日：2017-03-23

申请号：PCT/US2016/049566

申请日：2016-08-31

Applicant: QUALCOMM INCORPORATED

Inventor： LU, Yu ,  ZHU, Xiaochun ,  LI, Xia ,  KANG, Seung, Hyuk

IPC: H01L27/22 ,  H01L43/12 ,  G11C11/16

CPC classification number: H01L27/228 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675 ,  H01L21/823475 ,  H01L43/02 ,  H01L43/08 ,  H01L43/12

Abstract: Shared source line magnetic tunnel junction (MTJ) bit cells (300A) employing uniform MTJ connection patterns for reduced area are disclosed. In one aspect, a two (2) transistor, two (2) MTJ (2T2MTJ) bit cell includes a shared source line system having first and second source lines. A uniform MTJ connection pattern results in the first source line (SL1) disposed in an upper metal layer and electrically coupled to a free layer of a first MTJ (304), and the second source line (SL2) disposed in a lower metal layer and electrically coupled to a second access transistor (310). Middle segments are disposed in middle metal layers to reserve the middle metal layers for strap segments (368) of a strap cell (300B) that is used to electrically couple the first and second source lines. Electrically coupling the first and second source lines using the strap cell allows each MTJ to logically share a single source line.

Abstract translation: 公开了采用均匀MTJ连接图案以减小面积的共享源极线磁隧道结（MTJ）位单元（300A）。 一方面，两（2）晶体管，两（2）MTJ（2T2MTJ）位单元包括具有第一和第二源极线的共享源极线系统。 均匀的MTJ连接图案使得第一源极线（SL1）设置在上金属层中并电耦合到第一MTJ（304）的自由层，并且第二源极线（SL2）设置在下金属层中，并且 电耦合到第二存取晶体管（310）。 中间部分设置在中间金属层中，以保留用于电耦合第一和第二源极线的带状电池（300B）的带段（368）的中间金属层。 使用带单元电连接第一和第二源极线允许每个MTJ在逻辑上共享单个源极线。

公开(公告)号：WO2017048229A1

公开(公告)日：2017-03-23

申请号：PCT/US2015/050056

申请日：2015-09-14

Applicant: INTEL CORPORATION

Inventor： MANIPATRUNI, Sasikanth ,  NIKONOV, Dmitri E. ,  CHAUDHRY, Anurag ,  YOUNG, Ian A.

IPC: G11C11/16

CPC classification number: G11C11/161 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/18 ,  G11C11/221 ,  H01L27/228 ,  H01L43/00

Abstract: Described is an apparatus which comprises: a first transistor; a second transistor having a first terminal coupled to a first terminal of the first transistor; a first conductor coupled to a second terminal of the second transistor; a magnetoelectric (ME) layer coupled to the first conductor; and a ferromagnetic (FM) layer coupled to the ME layer and to a second terminal of the first transistor.

Abstract translation: 描述了一种装置，包括：第一晶体管; 第二晶体管，其具有耦合到所述第一晶体管的第一端子的第一端子; 耦合到所述第二晶体管的第二端子的第一导体; 耦合到所述第一导体的磁电（ME）层; 以及耦合到ME层和第一晶体管的第二端子的铁磁（FM）层。

公开(公告)号：WO2017006210A1

公开(公告)日：2017-01-12

申请号：PCT/IB2016/053820

申请日：2016-06-27

Applicant: CROCUS TECHNOLOGY SA

Inventor： STAINER, Quentin

IPC: G11C11/16

CPC classification number: G11C11/1673 ,  G11C11/161 ,  G11C11/1659 ,  G11C11/1675 ,  H01F10/3254 ,  H01F10/3268 ,  H01L27/222 ,  H01L43/02 ,  H01L43/08

Abstract: A magnetic memory device (100) comprising a plurality of magnetic units (1), each unit including a first and second magnetic tunnel junctions (2, 2') electrically connecting in series by a current line (3) and a strap (7), the two junctions (2, 2') comprising a first and second storage layer (23, 23') having a first and second storage magnetization (230, 230') respectively and a first and second sense magnetic layer (21, 21') having a first and second senses magnetization (210, 210') respectively; a field line (4) configured to provide an input signal (41) generating a first and second magnetic field (42, 42') for varying the first and second sense magnetization (210, 210'); each magnetic unit (1) being provided with a data state such that the first and second storage magnetizations (230, 230') are aligned in opposed directions; the first and second magnetic field (42, 42') being adapted for varying respectively the first and second sense magnetization (210, 210') in a first and second direction opposed to the first direction.

Abstract translation: 一种包括多个磁性单元（1）的磁存储器件（100），每个单元包括通过电流线（3）和带子（7）串联电连接的第一和第二磁隧道结（2,2'）， 包括分别具有第一和第二存储磁化（230,230'）的第一和第二存储层（23,23'）的两个结（2,2'）和第一和第二感测磁性层（21,21'）， ）分别具有第一和第二感测磁化（210,210'）; （4），被配置为提供产生用于改变所述第一和第二感测磁化（210,210'）的第一和第二磁场（42,42'）的输入信号（41）。 每个磁单元（1）被提供有数据状态，使得第一和第二存储磁化（230,230'）在相对的方向上排列; 第一和第二磁场（42,42'）适于在与第一方向相反的第一和第二方向上分别改变第一和第二感测磁化（210,210'）。

公开(公告)号：WO2016144436A3

公开(公告)日：2016-11-03

申请号：PCT/US2016015932

申请日：2016-02-01

Applicant: QUALCOMM INC

Inventor： LU YU ,  LI XIA

IPC: G11C11/16 ,  G06F12/0897 ,  G11C11/56

CPC classification number: G11C11/1673 ,  G06F12/0897 ,  G11C11/161 ,  G11C11/1659 ,  G11C11/5607

Abstract: A device includes a first magnetic tunnel junction (MTJ) element having a first read margin and a second MTJ element having a second read margin. The first read margin is greater than twice the second read margin. The device also includes an access transistor connected between the first MTJ element and the second MTJ element. A gate of the access transistor is coupled to a word line. The first MTJ element, the second MTJ element, and the access transistor form a multi-bit spin torque transfer magnetoresistive random access memory (STT-MRAM) memory cell.

Abstract translation: 一种装置包括具有第一读取余量的第一磁性隧道结（MTJ）元件和具有第二读取余量的第二MTJ元件。 第一个读取边距大于第二个读取边距的两倍。 该器件还包括连接在第一MTJ元件和第二MTJ元件之间的存取晶体管。 存取晶体管的栅极耦合到字线。 第一MTJ元件，第二MTJ元件和存取晶体管形成多位自旋转矩传递磁阻随机存取存储器（STT-MRAM）存储单元。

公开(公告)号：WO2016153515A1

公开(公告)日：2016-09-29

申请号：PCT/US2015/022699

申请日：2015-03-26

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

Inventor： YANG, Jianhua ,  GE, Ning ,  LI, Zhiyong ,  SAMUELS, Katy

IPC: G11C11/15

CPC classification number: G11C13/003 ,  G11C11/1659 ,  G11C11/1673 ,  G11C13/0002 ,  G11C13/0007 ,  G11C13/0011 ,  G11C13/004 ,  G11C2213/15 ,  G11C2213/73 ,  G11C2213/76 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/145 ,  H01L45/149

Abstract: A nonvolatile memory cell includes a volatile selector electrically coupled in series with a nonvolatile memory device. The nonvolatile memory device includes a switching oxide or switching nitride sandwiched between a first bottom electrode and a first top electrode. The volatile selector includes a selector insulator sandwiched between a second bottom electrode and a second top electrode. The selector insulator may be composed of a composite material of a dielectric and fast-diffusing cation metal particles. A memory array including a plurality of the nonvolatile memory cells is also disclosed.

Abstract translation: 非易失性存储单元包括与非易失性存储器件串联电耦合的易失性选择器。 非易失性存储器件包括夹在第一底部电极和第一顶部电极之间的开关氧化物或切换氮化物。 易失性选择器包括夹在第二底部电极和第二顶部电极之间的选择器绝缘体。 选择绝缘体可以由电介质和快速扩散阳离子金属颗粒的复合材料组成。 还公开了包括多个非易失性存储单元的存储器阵列。

公开(公告)号：WO2016143155A1

公开(公告)日：2016-09-15

申请号：PCT/JP2015/069035

申请日：2015-07-01

Applicant: 株式会社 東芝

Inventor： 野口　紘希 ,  高谷　聡 ,  藤田　忍

IPC: G11C11/15 ,  G11C13/00 ,  H01L21/8246 ,  H01L27/10 ,  H01L27/105

CPC classification number: G11C11/1673 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1655 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1675 ,  G11C11/1693 ,  G11C11/1695 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0028 ,  G11C13/003 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0069 ,  G11C2213/74 ,  G11C2213/79 ,  H01L28/00

Abstract: 　実施形態に係わる不揮発性半導体メモリは、基板領域(Sub(m-1))と、メモリセル(MC)、及び、制御端子がワード線(WL(i-1))に接続され、基板領域(Sub(m-1))をチャネルとし、メモリセル(MC)に読み出し電流又は書き込み電流を供給するアクセストランジスタ(AT)、を含む、基板領域(Sub(m-1))内のセルユニット(CU-L)と、読み出し電流がメモリセル(MC)に供給されるとき、基板領域(Sub(m-1))を第１の基板電位に設定し、書き込み電流がメモリセル(MC)に供給されるとき、基板領域(Sub(m-1))を第１の基板電位とは異なる第２の基板電位に設定する基板電位設定回路と、を備える。

Abstract translation: 根据本发明的实施例，非易失性半导体存储器设置有：衬底区域（Sub（m-1））; 在基板区域（Sub（m-1））中的单元单元（CU-L），所述单元单元包括存储单元（MC）和存取晶体管（AT），其具有连接到 字线（WL（i-1））和衬底区域（Sub（m-1））作为通道，并且向存储单元（MC）提供读出电流或写入电流; 以及基板电位设定电路，其在将所述读出电流供给到所述存储单元（MC）时将所述基板区域（Sub（m-1））设定为第一基板电位，并且将所述基板区域（Sub（m-1） 到向存储单元（MC）提供写入电流时与第一衬底电位不同的第二衬底电位。

公开(公告)号：WO2016137730A1

公开(公告)日：2016-09-01

申请号：PCT/US2016/016939

申请日：2016-02-08

Applicant: QUALCOMM INCORPORATED

Inventor： LU, Yu ,  ZHU, Xiaochun ,  KANG, Seung; Hyuk

IPC: H01L27/22 ,  H01L43/12

CPC classification number: H01L27/222 ,  G11C11/161 ,  G11C11/1659 ,  H01L27/228 ,  H01L43/02 ,  H01L43/08 ,  H01L43/12

Abstract: Magnetic random access memory (MRAM) bit cells (200) employing source lines (204) and/or bit lines (206) disposed in multiple, stacked metal layers to reduce MRAM bit cell resistance are disclosed. Related methods and systems are also disclosed. In aspects disclosed herein, MRAM bit cells are provided in a memory array. The MRAM bit cells are fabricated in an integrated circuit (IC) (202) with source lines and/or bit lines formed by multiple, stacked metal layers disposed above a semiconductor layer (210) to reduce the resistance of the source lines. In this manner, if node size in the IC is scaled down, the resistance of the source lines and/or the bit lines can be maintained or reduced to avoid an increase in drive voltage that generates a write current for write operations for the MRAM bit cells.

Abstract translation: 公开了使用设置在多个堆叠金属层中的源极线（204）和/或位线（206）的磁性随机存取存储器（MRAM）位单元（200）来降低MRAM位单元电阻。 还公开了相关方法和系统。 在本文公开的方面，MRAM位单元被提供在存储器阵列中。 在集成电路（IC）（202）中制造MRAM位单元，源极线和/或位线由设置在半导体层（210）上方的多个堆叠的金属层形成，以减小源极线的电阻。 以这种方式，如果IC中的节点尺寸按比例缩小，则可以维持或减小源极线和/或位线的电阻，以避免产生用于MRAM位的写入操作的写入电流的驱动电压的增加 细胞。