公开(公告)号：WO2021068420A1

公开(公告)日：2021-04-15

申请号：PCT/CN2019/130503

申请日：2019-12-31

Applicant: 华润微电子（重庆）有限公司

Inventor： 姚鑫 ,  余强 ,  焦伟 ,  桑雨果

IPC: H01L29/06 ,  H01L21/328

Abstract: 本发明提供一种沟槽型场效应晶体管结构及其制备方法，制备方法包括：提供衬底(100)，形成外延层；形成若干个器件沟槽(102)，于器件沟槽(102)的内壁形成第一屏蔽介质层(106)及第一屏蔽栅层(105)，第一屏蔽介质层(106)的上表面低于第一屏蔽栅层(105)的上表面，形成第二屏蔽介质层(110)及第二屏蔽栅层(109)；形成第三屏蔽介质层(111)，形成栅介质层(112)及栅极层(113)；形成体区(114)，源极(115)；以及上金属结构(118)和下金属结构(119)。本发明基于第一屏蔽栅层(105)及第二屏蔽栅层(109)的设置，可以提高漂移区(外延层)的掺杂浓度，并优化了器件沟槽表面纵向电场分布，可以解决现有技术中器件击穿时沟槽表面纵向电场呈两个峰值的悬挂式分布，电场峰值之间电场下降严重问题，从而进一步改善了器件击穿电压和特征导通电阻的矛盾关系。

公开(公告)号：WO2019169392A8

公开(公告)日：2019-09-06

申请号：PCT/US2019/020558

申请日：2019-03-04

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： VENUGOPAL, Archana ,  COLOMBO, Luigi ,  POLLEY, Arup

IPC: H01L21/328 ,  B82B1/00

Abstract: A microelectronic device (100) includes a gated graphene component (102) over a semiconductor material (106). The gated graphene component (102) includes a graphitic layer (126) having at least one layer of graphene. The graphitic layer (126) has a channel region (128). A first connection (134) and a second connection (136) make electrical connections to the graphitic layer (126) adjacent to the channel region (128). The graphitic layer (126) is isolated from the semiconductor material (106). A backgate region (142) having a first conductivity type is disposed in the semiconductor material (106) under the channel region (128). A first contact field region (144) and a second contact field region (146) are disposed in the semiconductor material (106) under the first connection (134) and the second connection (136), respectively. At least one of the first contact field region (144) and the second contact field region (146) has a second, opposite, conductivity type.

公开(公告)号：WO2014040360A1

公开(公告)日：2014-03-20

申请号：PCT/CN2012/088053

申请日：2012-12-31

Applicant: 江苏物联网研究发展中心 ,  中国科学院微电子研究所 ,  江苏中科君芯科技有限公司

Inventor： 朱阳军 ,  王波 ,  卢烁今 ,  胡爱斌

IPC: H01L21/328 ,  H01L21/331 ,  H01L29/73

CPC classification number: H01L29/66348 ,  H01L29/0634 ,  H01L29/165 ,  H01L29/7397

Abstract: 一种高压超结绝缘栅双极晶体管（IGBT）的制作方法，包括如下步骤：分别在N型，P型衬底上刻蚀出沟槽；分别外延P型，N型单晶硅填充沟槽，并在填充完毕后，做正面的平坦化和减薄；将硅片正面抛光，然后用酸液处理；将处理过的两硅片精确对准后进行键合；将键合后的硅片背面减薄去除N层，露出N、P间隔排布的形貌；重复第三步，第四步，进行第二次键合；制作器件的正面，采用淀积P型应变SiGe层制作背面集电极层；采用金属Al/Ti/Ni/Ag制作背面金属层。通过二次键合方法制作的超结IGBT具有较大的高宽比，适合高压器件。

公开(公告)号：WO2013158421A1

公开(公告)日：2013-10-24

申请号：PCT/US2013/035871

申请日：2013-04-10

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION

Inventor： CHENG, Peng ,  HARAME, David, L. ,  LEIDY, Robert, K. ,  LIU, Qizhi

IPC: H01L21/331 ,  H01L29/737 ,  H01L21/328

CPC classification number: H01L29/66287 ,  H01L29/0649 ,  H01L29/0804 ,  H01L29/7325

Abstract: Methods for fabricating a device structure such as a bipolar junction transistor (80), device structures for a bipolar junction transistor, and design structures for a bipolar junction transistor. The device structure includes a collector region (18) formed in a substrate (10), an intrinsic base (84) coextensive with the collector region, an emitter (74) coupled with the intrinsic base, a first isolation region (12) surrounding the collector region, and a second isolation region (42, 43) formed at least partially within the collector region. The first isolation region has a first sidewall (13) and the second isolation region having a second sidewall (51a, 53a) peripherally inside the first sidewall. A portion (37, 39) of the collector region is disposed between the first sidewall of the first isolation region and the second sidewall of the second isolation region.

Abstract translation: 用于制造诸如双极结晶体管（80）的器件结构的方法，用于双极结型晶体管的器件结构以及用于双极结型晶体管的设计结构。 器件结构包括形成在衬底（10）中的集电极区（18），与集电极区共同延伸的本征基极（84），与本征基极耦合的发射极（74），围绕着 集电极区域，以及至少部分地形成在集电极区域内的第二隔离区域（42,43）。 第一隔离区域具有第一侧壁（13），第二隔离区域在第一侧壁内部具有第二侧壁（51a，53a）。 集电区域的一部分（37,39）设置在第一隔离区的第一侧壁和第二隔离区的第二侧壁之间。

公开(公告)号：WO2012070926A1

公开(公告)日：2012-05-31

申请号：PCT/MY2011/000080

申请日：2011-06-06

Applicant: MIMOS BERHAD ,  ABU BAKAR, Mohd Hezri

Inventor： ABU BAKAR, Mohd Hezri

IPC: H01L21/328 ,  H01L21/3105 ,  H01L21/316 ,  H01L21/225 ,  H01L21/311 ,  H01L21/324 ,  H01L21/266 ,  H01L21/312 ,  H01L29/70

CPC classification number: H01L29/66083 ,  G03F9/708 ,  H01L21/26513 ,  H01L29/66227 ,  H01L29/66272

Abstract: A novel semiconductor device (200) with less pattern distortion and novel processes for fabricating the same are disclosed. The novel method includes selecting a first substrate (211), forming a photo resist (212) above the first substrate (211) and selectively etching it to expose an opening to the first substrate (211). Dopant ions such as Arsenic are implanted on the first substrate (211), the said implanting step defining a buried layer profile (214) and implanting the ions on the substrate (211). The ions are activated in a thermal drive-in process, wherein the said activation process activates the ion and forms a thick silicon oxide layer (213) above the substrate (211) and buried layer profile (214). Excess upper portion of the silicon oxide layer (213) is removed. A second epitaxial layer (216) may be formed above the buried layer profile (214) and first substrate (211) and a wafer mark (217) etched on the second epitaxial layer (216).

Abstract translation: 公开了一种具有较少图案失真的新型半导体器件（200）及其制造方法。 新颖的方法包括选择第一衬底（211），在第一衬底（211）上方形成光致抗蚀剂（212），并选择性地刻蚀第一衬底以露出第一衬底（211）的开口。 掺杂离子如砷被注入到第一衬底（211）上，所述注入步骤限定掩埋层轮廓（214）并将离子注入到衬底（211）上。 离子在热驱动过程中被激活，其中所述激活过程激活离子并在衬底（211）和掩埋层轮廓（214）之上形成厚的氧化硅层（213）。 除去氧化硅层（213）的过多的上部。 可以在掩埋层轮廓（214）和第一衬底（211）之上形成第二外延层（216）和蚀刻在第二外延层（216）上的晶片标记（217）。

公开(公告)号：WO2012061130A2

公开(公告)日：2012-05-10

申请号：PCT/US2011057679

申请日：2011-10-25

Applicant: TEXAS INSTRUMENTS INC ,  TEXAS INSTRUMENTS JAPAN ,  CHUANG MING-YEH

Inventor： CHUANG MING-YEH

IPC: H01L21/328 ,  H01L21/265 ,  H01L21/331 ,  H01L21/336

CPC classification number: H01L21/26593 ,  H01L21/8249 ,  H01L27/0623 ,  H01L29/66272

Abstract: A process of forming an integrated circuit containing a bipolar junction transistor (BJT) (1002) and a metal oxide semiconductor (MOS) (1004) transistor by cooling the integrated circuit substrate to 5 °C or colder and concurrently implanting dopants, at a specified minimum dose according to species, into the emitter region of the BJT and into the source and drain regions of the MOS transistor.

Abstract translation: （BJT）（1002）和金属氧化物半导体（MOS）（1004）晶体管的集成电路通过将集成电路衬底冷却到5℃或更冷并同时注入掺杂剂而形成集成电路的过程， 根据物种的最小剂量进入BJT的发射极区域并进入MOS晶体管的源极和漏极区域。

公开(公告)号：WO2023273320A1

公开(公告)日：2023-01-05

申请号：PCT/CN2022/073069

申请日：2022-01-21

Applicant: 无锡华润上华科技有限公司

Inventor： 金华俊 ,  宋亮 ,  史一凡

IPC: H01L29/866 ,  H01L21/328 ,  H01L29/66075

Abstract: 一种齐纳二极管及其制作方法，包括：于衬底(101)上形成电场阻挡层(102)；于衬底(101)上形成图形掩膜，图形掩膜具有显露部分电场阻挡层的第一窗口(106)；去除第一窗口(106)内的电场阻挡层(102)；于衬底(101)中形成第一导电类型掺杂区(107)及第二导电类型掺杂区(108)；于第一窗口(106)的侧壁形成侧墙结构(110)，以将第一窗口(106)限制为第二窗口(111)；基于第二窗口(111)进行第一导电类型离子注入，以在第一导电类型掺杂区(107)与第二导电类型掺杂区(108)之间自对准形成第一导电类型连接区(112)，其中，第一导电类型连接区(112)的掺杂浓度大于第一导电类型掺杂区(107)的掺杂浓度。

公开(公告)号：WO2015014289A1

公开(公告)日：2015-02-05

申请号：PCT/CN2014/083345

申请日：2014-07-30

Applicant: 无锡华润上华半导体有限公司

Inventor： 邓小社 ,  芮强 ,  张硕 ,  王根毅

IPC: H01L21/328 ,  H01L21/331 ,  H01L29/73

CPC classification number: H01L29/7395 ,  H01L29/0619 ,  H01L29/66333

Abstract: 一种绝缘栅双极型晶体管的制造方法，包括，提供第一导电类型的半导体衬底（101）,该半导体衬底（101）具有第一主面和第二主面；在第一导电类型的半导体衬底（101）进行有源区（100）光刻以及第一导电类型的离子注入；在第一导电类型的半导体衬底（101）的具有有源区（100）的第一主面形成第二导电类型的基区（301，302）以及在具有有源区（100）的第一主面外侧形成第二导电类型的保护终端（200）；在该半导体衬底（101）的第一主面基于形成的基区（301，302）形成绝缘栅双极型晶体管的剩余第一主面结构；在该半导体衬底（101）的第二主面侧形成绝缘栅双极型晶体管的第二主面结构。该IGBT制作方法降低了光刻版使用数量，工艺流程简单，制造成本降低且应用可靠性高。

公开(公告)号：WO2012145130A3

公开(公告)日：2013-03-14

申请号：PCT/US2012030904

申请日：2012-03-28

Applicant: MICRON TECHNOLOGY INC ,  RAMASWAMY D V NIRMAL ,  SANDHU GURTEJ S

Inventor： RAMASWAMY D V NIRMAL ,  SANDHU GURTEJ S

IPC: H01L21/328 ,  H01L29/72

CPC classification number: H01L29/872 ,  G11C11/5678 ,  G11C13/0004 ,  G11C2213/71 ,  H01L27/1021 ,  H01L27/224 ,  H01L27/2409 ,  H01L27/285 ,  H01L29/885 ,  H01L45/04 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/141 ,  H01L45/146 ,  H01L45/147 ,  H01L45/16

Abstract: Methods, devices, and systems are provided for a select device that can include a semiconductive stack of at least one semiconductive material formed on a first electrode, where the semiconductive stack can have a thickness of about 700 angstroms () or less. Each of the at least one semiconductive material can have an associated band gap of about 4 electron volts (eV) or less and a second electrode can be formed on the semiconductive stack.

Abstract translation: 为选择装置提供方法，装置和系统，所述选择装置可以包括形成在第一电极上的至少一个半导体材料的半导体叠层，其中半导体叠层可以具有约700埃（℃）或更小的厚度。 所述至少一个半导体材料中的每一个可以具有约4电子伏（eV）或更小的相关带隙，并且可以在半导体叠层上形成第二电极。

公开(公告)号：WO2012106101A3

公开(公告)日：2012-10-26

申请号：PCT/US2012021483

申请日：2012-01-17

Applicant: IBM ,  RASSEL ROBERT M ,  STIDHAM MARK E

Inventor： RASSEL ROBERT M ,  STIDHAM MARK E

IPC: H01L29/872 ,  H01L21/328

CPC classification number: H01L29/66143 ,  G06F17/5068 ,  H01L29/872

Abstract: Disclosed are embodiments of a Schottky barrier diode (100). This Schottky barrier diode can be formed in a semiconductor substrate (101) having a doped region (110) with a first conductivity type. A trench isolation structure (120) can laterally surround a section (111) of the doped region at the top surface (102) of the substrate. A semiconductor layer (150) can be positioned on the top surface of the substrate. This semiconductor layer can have a Schottky barrier portion (151) over the defined section (111) of the doped region and a guardring portion (152) over the trench isolation structure laterally surrounding the Schottky barrier portion. The Schottky barrier portion can have the first conductivity type and the guarding portion can have a second conductivity type different from the first conductivity type. A metal silicide layer (140) can overlie the semiconductor layer. Also disclosed are embodiments of a method of forming this Schottky barrier diode and of a design structure for the Schottky barrier diode.

Abstract translation: 公开了肖特基势垒二极管（100）的实施例。 该肖特基势垒二极管可以形成在具有第一导电类型的掺杂区域（110）的半导体衬底（101）中。 沟槽隔离结构（120）可横向地围绕衬底的顶表面（102）处的掺杂区域的部分（111）。 半导体层（150）可以位于衬底的顶表面上。 该半导体层可以在掺杂区域的限定部分（111）上方具有肖特基势垒部分（151），并且在沟槽隔离结构之上的护套部分（152）横向围绕肖特基势垒部分。 肖特基势垒部分可以具有第一导电类型，并且保护部分可以具有不同于第一导电类型的第二导电类型。 金属硅化物层（140）可以覆盖半导体层。 还公开了形成该肖特基势垒二极管的方法和肖特基势垒二极管的设计结构的实施例。