公开(公告)号：WO2017137291A2

公开(公告)日：2017-08-17

申请号：PCT/EP2017/052142

申请日：2017-02-01

申请人： ABB SCHWEIZ AG

发明人： ALFIERI, Giovanni ,  KNOLL, Lars ,  MINAMISAWA, Renato

IPC分类号： H01L29/45 ,  H01L29/40 ,  H01L29/417 ,  H01L29/47 ,  H01L29/16 ,  H01L21/04 ,  H01L29/423 ,  H01L29/66 ,  H01L29/772 ,  H01L29/808 ,  H01L29/872

CPC分类号： H01L29/66068 ,  H01L21/0465 ,  H01L21/0485 ,  H01L29/0619 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/42316 ,  H01L29/6606 ,  H01L29/7722 ,  H01L29/8083 ,  H01L29/872

摘要： In the method of the invention a patterned first carbon cap layer (2') is used as an implantation mask for implantion of impurities into a silicon carbide layer (1). After activation of the implanted impurities by annealing the same patterned first carbon cap layer (2') is also used a deposition mask for depositing a metal layer (20) onto the silicon carbide layer (1). Due to the use of one and the same mask as an implantation mask and as a deposition mask, a self-aligned ohmic contact (30) to a doped well region (9) can be formed. Therein, the same first opening (7) in the patterned first carbon cap layer (2') is used to define a position of the doped well region (9) and a position of the self-aligned ohmic contact (30).

摘要翻译： 在本发明的方法中，使用图案化的第一碳盖层（2'）作为用于将杂质注入碳化硅层（1）中的注入掩模。 在通过退火活化注入的杂质之后，还使用用于将金属层（20）沉积到碳化硅层（1）上的沉积掩模，相同的图案化的第一碳覆盖层（2'）。 由于使用与注入掩模相同的掩模和作为沉积掩模，可以形成到掺杂阱区（9）的自对准欧姆接触（30）。 其中，图案化的第一碳盖层（2'）中的相同的第一开口（7）用于限定掺杂阱区（9）的位置和自对准欧姆接触（30）的位置。 p>

公开(公告)号：WO2017135940A1

公开(公告)日：2017-08-10

申请号：PCT/US2016/016302

申请日：2016-02-03

申请人： MICROSEMI CORPORATION

发明人： SDRULLA, Dumitru ,  ODEKIRK, Bruce ,  WALTERS, Cecil, Kent

IPC分类号： H01L29/872 ,  H01L29/861 ,  H01L21/329 ,  H01L29/06 ,  H01L29/16 ,  H01L29/40

CPC分类号： H01L29/872 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/1608 ,  H01L29/402 ,  H01L29/6606 ,  H01L29/861

摘要： A high power, high current Unidirectional Transient Voltage Suppressor, formed on SiC starting material is disclosed. The device is structured to avalanche uniformly across the entire central part (active area) such that very high currents can flow while the device is reversely biased. Forcing the device to avalanche uniformly across designated areas is achieved in different ways but consistently in concept, by creating high electric fields where the device is supposed to avalanche (namely the active area) and by relaxing the electric field across the edge of the structure (namely in the termination), which in all embodiments meets the conditions for an increased reliability under harsh environments.

摘要翻译： 公开了在SiC起始材料上形成的高功率，高电流单向瞬态电压抑制器。 该器件的结构在整个中央部分（有源区域）均匀地雪崩，从而在器件反向偏置时流过非常高的电流。 强制设备在指定区域均匀雪崩的方式不同，但在概念上始终如一，通过在设备应该雪崩的地方产生高电场（即活动区域），并通过在结构边缘放宽电场（ 即在终止中），在所有实施例中，它们满足在恶劣环境下提高可靠性的条件。

公开(公告)号：WO2017105414A1

公开(公告)日：2017-06-22

申请号：PCT/US2015/065881

申请日：2015-12-15

申请人： GENERAL ELECTRIC COMPANY

发明人： BOLOTNIKOV, Alexander Viktorovich ,  LOSEE, Peter Almern ,  LILIENFELD, David Alan ,  MCMAHON, James Jay

IPC分类号： H01L29/872 ,  H01L21/329 ,  H01L29/06 ,  H01L29/16 ,  H01L29/36 ,  H01L29/167

CPC分类号： H01L29/872 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0634 ,  H01L29/1608 ,  H01L29/167 ,  H01L29/36 ,  H01L29/6603

摘要： The subject matter disclosed herein relates to silicon carbide (SiC) power devices and, more specifically, to SiC super-junction (SJ) power devices. A SiC-SJ device includes a plurality of SiC semiconductor layers of a first conductivity-type, wherein a first and a second SiC semiconductor layer of the plurality of SiC semiconductor layers comprise a termination region disposed adjacent to an active region with an interface formed therebetween, wherein the termination region of the first and the second SiC semiconductor layers comprises a plurality of implanted regions of a second conductivity-type, and wherein an effective doping profile of the termination region of the first SiC semiconductor layer is different from an effective doping profile of the termination region of the second SiC semiconductor layer.

摘要翻译： 本文公开的主题涉及碳化硅（SiC）功率器件，并且更具体地涉及SiC超结（SJ）功率器件。 SiC-SJ器件包括多个第一导电类型的SiC半导体层，其中所述多个SiC半导体层中的第一和第二SiC半导体层包括邻近有源区设置的终端区，其间形成界面 其中，第一和第二SiC半导体层的终端区域包括多个第二导电类型的注入区域，并且其中第一SiC半导体层的终端区域的有效掺杂分布不同于有效掺杂分布 第二SiC半导体层的终止区域。

公开(公告)号：WO2017100678A1

公开(公告)日：2017-06-15

申请号：PCT/US2016/065978

申请日：2016-12-09

申请人： MAXPOWER SEMICONDUCTOR, INC.

发明人： DARWISH, Mohamed ,  ZENG, Jun ,  YILMAZ, Hamza ,  BLANCHARD, Richard A.

IPC分类号： H01L29/78 ,  H01L29/66

CPC分类号： H01L29/0653 ,  H01L21/2236 ,  H01L21/26586 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0634 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/402 ,  H01L29/404 ,  H01L29/407 ,  H01L29/408 ,  H01L29/41758 ,  H01L29/42368 ,  H01L29/7835 ,  H01L29/78624

摘要： Methods and systems for lateral power devices, and methods for operating them, in which charge balancing is implemented in a new way. In a first inventive teaching, the lateral conduction path is laterally flanked by regions of opposite conductivity type which are self-aligned to isolation trenches which define the surface geometry of the channel. In a second inventive teaching, which can be used separately or in synergistic combination with the first teaching, the drain regions are self-isolated. In a third inventive teaching, which can be used in synergistic combination with the first and/or second teachings, the source regions are also isolated from each other. In a fourth inventive teaching, the lateral conduction path is also overlain by an additional region of opposite conductivity type.

摘要翻译： 横向功率器件的方法和系统及其操作方法，其中以新方式实现电荷平衡。 在本发明的第一个教导中，横向传导路径横向侧面为与导电类型相反的区域，这些区域与限定沟道表面几何形状的隔离沟槽自对准。 在可以单独使用或与第一教导协同组合使用的第二发明教导中，漏极区域是自我隔离的。 在可以与第一和/或第二教导协同组合使用的第三发明教导中，源区也彼此隔离。 在第四发明教导中，横向传导路径也覆盖了相反导电类型的附加区域。

公开(公告)号：WO2017033216A1

公开(公告)日：2017-03-02

申请号：PCT/JP2015/004312

申请日：2015-08-27

申请人： 新電元工業株式会社

发明人： 前山　雄介 ,  中村　俊一 ,  小笠原　淳 ,  大澤　良平 ,  渋川　昭彦

IPC分类号： H01L29/872 ,  H01L29/06

CPC分类号： H01L29/0619 ,  H01L23/3171 ,  H01L29/0615 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/24 ,  H01L29/6606 ,  H01L29/66143 ,  H01L29/66212 ,  H01L29/66969 ,  H01L29/872

摘要： ワイドギャップ型半導体装置は、第１導電型半導体層（３２）と、第１導電型半導体層（３２）上に設けられた第２導電型領域（４１），（４２）と、一部が第２導電型領域（４１），（４２）上に位置し、残部が第１導電型半導体層（３２）上に位置する第１電極（１０）と、第１導電型半導体層（３２）上であって第１電極（１０）に隣接して設けられ、ワイドギャップ型半導体装置の端部まで延びた絶縁層（５１），（５２），（５３）と、第１電極（１０）とワイドギャップ型半導体装置の端部との間に設けられ、第１導電型半導体層（３２）とショットキー接合を形成する第２電極（２０）と、を備えている。

摘要翻译： 该宽间隙半导体器件设置有：第一导电型半导体层（32）; 设置在第一导电型半导体层（32）上的第二导电类型区域（41,42）。 第一电极（10），其一部分位于第二导电类型区域（41,42）上，其余部分位于第一导电型半导体层（32）上; 与第一电极（10）相邻设置的绝缘层（51,52,53），所述绝缘层位于第一导电型半导体层（32）上，并延伸到宽间隙半导体 设备; 以及设置在所述第一电极（10）与所述宽间隙半导体器件的端部之间并与所述第一导电型半导体层（32）形成肖特基结的第二电极（20）。

公开(公告)号：WO2016202787A1

公开(公告)日：2016-12-22

申请号：PCT/EP2016/063608

申请日：2016-06-14

申请人： ASCATRON AB

发明人： SCHÖNER, Adolf ,  VIEIDER, Christian ,  RESHANOV, Sergey ,  KAPLAN, Wlodzimierz

IPC分类号： H01L21/02 ,  H01L21/04 ,  H01L21/82 ,  H01L21/8252

CPC分类号： H01L21/02381 ,  H01L21/02376 ,  H01L21/02389 ,  H01L21/0243 ,  H01L21/02529 ,  H01L21/0455 ,  H01L29/0619 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/2003

摘要： A method of manufacturing a semiconductor with very deep doping structures, comprising the steps of: a) providing a substrate having an upper surface comprising at least one trench, b) adding material to the substrate using epitaxial growth, c) removing material from the top of the substrate to a level below the original upper surface in step a), d) adding material to the substrate using epitaxial growth, e) removing material from the top of the substrate to a level at or below the level after step c). One feature is that the method can be performed with fewer epitaxy steps and is thus less expensive and faster.

摘要翻译： 一种制造具有非常深的掺杂结构的半导体的方法，包括以下步骤：a）提供具有包括至少一个沟槽的上表面的衬底，b）使用外延生长将材料添加到衬底，c）从顶部去除材料 的步骤a），d）使用外延生长将材料添加到衬底; e）将材料从衬底的顶部去除到等于或低于步骤c）之后的水平。 一个特征是该方法可以用较少的外延步骤进行，因此便宜且更快。

公开(公告)号：WO2016169818A1

公开(公告)日：2016-10-27

申请号：PCT/EP2016/058057

申请日：2016-04-13

申请人： ABB TECHNOLOGY AG

发明人： MATTHIAS, Sven ,  PAPADOPOULOS, Charalampos ,  CORVASCE, Chiara ,  KOPTA, Arnost

IPC分类号： H01L29/739 ,  H01L29/66 ,  H01L29/40 ,  H01L29/417 ,  H01L29/06 ,  H01L21/304

CPC分类号： H01L21/32131 ,  H01L21/304 ,  H01L29/0619 ,  H01L29/0661 ,  H01L29/402 ,  H01L29/41708 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/66348 ,  H01L29/7397

摘要： A method for manufacturing a power semiconductor device is provided. The method comprises the following steps: providing a wafer (41) of a first conductivity type, the wafer (41) having a first main side (42) and a second main side (43) opposite to the first main side (42), and the wafer (41) including an active cell area (44), which extends from the first main side (42) to the second main side (43), in a central part of the wafer (41) and a termination area (45) surrounding the active cell area (44) in an orthogonal projection onto a plane parallel to the first main side (42); forming a metallization layer (46; 86) on the first main side (42) to electrically contact the wafer (41) in the active cell area (44), wherein the surface of the metallization layer (46; 86), which faces away from the wafer (41), defines a first plane (B) parallel to the first main side (42); forming an isolation layer (417) on the first main side (42) in the termination area (45), wherein the surface of the isolation layer (417) facing away from the wafer (41) defines a second plane (A) parallel to the first main side (42); after the step of forming the metallization layer (46; 86) and after the step of forming the isolation layer (417), mounting the wafer (41) with its first main side to a flat surface of a chuck (421); and thereafter thinning the wafer (41) from its second main side (43) by grinding while pressing the second main side of the wafer (41) onto a grinding wheel (422) by applying a pressure between the chuck (421) and the grinding wheel (422), wherein the first plane (B) is further away from the wafer (41) than a third plane, which is parallel to the second plane (A) and arranged at a distance of 1 μιη from the second plane (A) in a direction towards the wafer (41).

摘要翻译： 提供一种制造功率半导体器件的方法。 该方法包括以下步骤：提供第一导电类型的晶片（41），晶片（41）具有与第一主侧（42）相对的第一主侧（42）和第二主侧（43） 并且所述晶片（41）包括在所述晶片（41）的中心部分中从所述第一主侧（42）延伸到所述第二主侧（43）的活性电池区域（44）和端接区域（45） ）以平行于所述第一主侧（42）的平面的正交投影方式围绕所述有源单元区域（44）; 在所述第一主侧（42）上形成金属化层（46; 86）以电接触所述活性电池区域（44）中的所述晶片（41），其中所述金属化层（46; 86） 从所述晶片（41）限定平行于所述第一主侧（42）的第一平面（B）; 在所述终止区域（45）中的所述第一主侧（42）上形成隔离层（417），其中所述隔离层（417）的远离所述晶片（41）的表面限定平行于 第一主面（42）; 在形成金属化层（46; 86）的步骤之后，并且在形成隔离层（417）的步骤之后，将其第一主侧的晶片（41）安装到卡盘（421）的平坦表面; 然后通过研磨将晶片（41）从其第二主侧（43）减薄，同时通过在卡盘（421）和研磨之间施加压力将晶片（41）的第二主侧压入砂轮（422） 轮（422），其中所述第一平面（B）比与所述第二平面（A）平行且与所述第二平面（A）成1微米的距离的第三平面离所述晶片（41）更远 ）朝向晶片（41）的方向。

公开(公告)号：WO2016166939A1

公开(公告)日：2016-10-20

申请号：PCT/JP2016/001742

申请日：2016-03-25

申请人： 富士電機株式会社

发明人： 鈴木　克紀

IPC分类号： C30B29/36 ,  H01L21/20 ,  H01L21/329 ,  H01L29/861 ,  H01L29/868

CPC分类号： C30B23/025 ,  C30B25/186 ,  C30B29/36 ,  H01L21/02378 ,  H01L21/0243 ,  H01L21/02433 ,  H01L21/02529 ,  H01L21/02634 ,  H01L21/02658 ,  H01L29/045 ,  H01L29/0619 ,  H01L29/1608 ,  H01L29/6606 ,  H01L29/861 ,  H01L29/8613

摘要： 　エピタキシャル成長前にＳｉＣ基板の表面を処理することにより、積層欠陥等の結晶欠陥を低減させた半導体デバイスを提供する。一実施態様は、ＳｉＣ基板の＜－１１００＞方向に垂直な方向に周期的なテクスチャーを形成し、前記ＳｉＣ基板の基底面と形成したテクスチャーの面とのなす角がオフ角より小さい前記ＳｉＣ基板上に、エピタキシャル成膜する。

摘要翻译： 提供了通过在外延生长之前处理SiC衬底的表面来降低诸如分层缺陷的晶体缺陷的半导体器件。 在本发明的一个实施例中，在与SiC衬底的<-1100>方向垂直的方向上形成周期纹理，并且在SiC衬底上形成外延膜，其中由 SiC衬底，并且所形成的纹理的表面小于偏离角。

公开(公告)号：WO2016147529A1

公开(公告)日：2016-09-22

申请号：PCT/JP2016/000464

申请日：2016-01-29

申请人： 富士電機株式会社

发明人： 小野澤　勇一

IPC分类号： H01L21/336 ,  H01L21/66 ,  H01L29/739 ,  H01L29/78

CPC分类号： H01L22/20 ,  H01L21/28525 ,  H01L21/28556 ,  H01L22/14 ,  H01L22/30 ,  H01L22/34 ,  H01L29/0619 ,  H01L29/401 ,  H01L29/407 ,  H01L29/66348 ,  H01L29/739 ,  H01L29/7397 ,  H01L29/78

摘要： 　トレンチゲート構造を有する半導体装置の製造プロセスにおいて適切なスクリーニングを実施することが可能な半導体装置の製造方法を提供する。半導体装置の製造方法は、平板状の基体部の上面に第１及び第２トレンチ（３ａ，３ｂ）を形成する工程と、第１及び第２トレンチ（３ａ，３ｂ）の各々の内部に絶縁膜（４）を形成する工程と、絶縁膜（４）を介して第１及び第２トレンチ（３ａ，３ｂ）の各々の内部を埋め込むように基体部の上面上に導電膜（５ａ）を形成する工程と、導電膜（５ａ）と基体部の下面との間に電圧を印加して絶縁膜（４）の絶縁特性を検査する工程と、絶縁特性を検査した後、上面上の導電膜（５ａ）を選択的に除去して、第１トレンチ（３ａ）の内部にゲート電極を形成し、第２トレンチ（３ｂ）の内部にゲート電極と分離された分離電極を形成する工程とを備える。

摘要翻译： 提供一种半导体器件制造方法，其可以在具有沟槽栅极结构的半导体器件的制造工艺中实现适当的筛选。 该半导体器件制造方法具有：在平板状基体部的上表面形成第一沟槽（3a，3b）的工序; 用于在所述第一和第二沟槽（3a，3b）中的每一个内部形成绝缘膜（4）的步骤; 在所述基体部分的上表面上形成导电膜（5a）的步骤，使得所述第一和第二沟槽（3a，3b）中的每一个的内部填充有导电膜，所述导电膜之间具有绝缘膜（4） ; 通过在导电膜（5a）和基体部分的下表面之间施加电压来检查绝缘膜（4）的绝缘特性的步骤; 以及在检查绝缘特性之后选择性地去除上表面上的导电膜（5a）的步骤，在第一沟槽（3a）内形成栅电极，并在第二沟槽（3b）内形成隔离电极，所述 隔离电极与栅电极隔离。

公开(公告)号：WO2016114043A1

公开(公告)日：2016-07-21

申请号：PCT/JP2015/084539

申请日：2015-12-09

申请人： 富士電機株式会社

发明人： 小林　勇介 ,  小野澤　勇一 ,  武井　学

IPC分类号： H01L29/739 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78

CPC分类号： H01L29/7397 ,  H01L29/0619 ,  H01L29/0649 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/66348

摘要： 　第１導電型の半導体基板（２９）のおもて面側に第１の溝（２１）及び第２の溝（２５）が設けられており、第１の溝（２１）内に導電体でできたゲート電極（３）が充填されている。半導体基板（２９）のおもて面側には、第１の溝（２１）に接するように第１の不純物領域（２２）が設けられている。第１の溝（２１）とゲート電極（３）との間に第１の絶縁膜（２４）が設けられており、第１の絶縁膜（２４）は、第１の不純物領域（２２）に接する上半部よりも厚い下半部（３１）を有する。第２の絶縁膜（２６）は、第２の溝（２５）内に設けられている。第１の絶縁膜（２４）の下半部（３１）と第２の絶縁膜（２６）の下半部（３３）とは繋がっている。このため、容易な製造プロセスで、ＩＧＢＴのｄＶ／ｄｔ－Ｒｇトレードオフ及びＲｇのターンオン制御性の改善と、ＩＥ効果の向上と、を両立させることができる。

摘要翻译： 在第一导电性半导体基板（29）的正面设置有第一槽（21）和第二槽（25），第一槽（21）填充有由导电体形成的栅极（3） 。 半导体基板（29）的正面设置有与第一凹槽（21）接触的第一杂质区域（22）。 第一绝缘膜（24）设置在第一槽（21）和栅电极（3）之间，第一绝缘膜（24）具有比上半部更厚的下半部（31），第一绝缘膜 杂质区（22）。 第二绝缘膜（26）设置在第二凹槽（25）的内部。 连接第一绝缘膜（24）的下半部（31）和第二绝缘膜（26）的下半部（33）。 因此，通过简单的制造工艺，可以同时提高IGBT的dV / dt-Rg权衡和Rg开启可控性，并提高IE效应。