公开(公告)号：WO2016001182A3

公开(公告)日：2016-04-14

申请号：PCT/EP2015064771

申请日：2015-06-30

Applicant: ABB TECHNOLOGY AG

Inventor： STORASTA LIUTAURAS ,  KOPTA ARNOST ,  LE-GALLO MANUEL ,  RAHIMO MUNAF

IPC: H01L29/739 ,  H01L29/08

CPC classification number: H01L29/7396 ,  H01L29/0692 ,  H01L29/0834 ,  H01L29/66333 ,  H01L29/7395 ,  H01L29/7397

Abstract: An IGBT (1 ) comprising a semiconductor chip (100), part of which chip (100) forms a base layer (101 ) is provided. A plurality of source regions (3) of the first conductivity type, a well layer (4) of the second conductivity type and a gate electrode are arranged on the cathode side (104). On the anode side (103) an anode layer (2) of a second conductivity type is arranged, which comprises a mixed region having at least one first anode region (10) and at least one second anode region (20) and at least one pilot anode region (22). Each first anode region width (1 1 ) is smaller than the base layer thickness (102). Each maximum second doping concentration is higher than each maximum first doping concentration. Each first and second anode region (10) have a thickness, which is lower than 2 μm. Each maximum pilot doping concentration is higher than each maximum first doping concentration and each pilot anode region width is at least once the base layer thickness (102). The at least one second region width (21 ) is at least five times lower than the pilot anode region width (23).

Abstract translation: 提供了包括半导体芯片（100）的IGBT（1），其芯片（100）的一部分形成基底层（101）。 第一导电类型的多个源极区域（3），第二导电类型的阱层（4）和栅极电极设置在阴极侧（104）上。 在阳极侧（103）上，布置有第二导电类型的阳极层（2），其包括具有至少一个第一阳极区域（10）和至少一个第二阳极区域（20）的混合区域和至少一个 导向阳极区域（22）。 每个第一阳极区域宽度（11）小于基底层厚度（102）。 每个最大第二掺杂浓度高于每个最大第一掺杂浓度。 每个第一和第二阳极区域（10）具有低于2μm的厚度。 每个最大导频掺杂浓度高于每个最大第一掺杂浓度，并且每个引导阳极区域宽度至少为基底层厚度（102）。 所述至少一个第二区域宽度（21）比所述导向阳极区域宽度（23）至少低五倍。

公开(公告)号：WO2016001182A2

公开(公告)日：2016-01-07

申请号：PCT/EP2015/064771

申请日：2015-06-30

Applicant: ABB TECHNOLOGY AG

Inventor： STORASTA, Liutauras ,  KOPTA, Arnost ,  LE-GALLO, Manuel ,  RAHIMO, Munaf

IPC: H01L29/739

CPC classification number: H01L29/7396 ,  H01L29/0692 ,  H01L29/0834 ,  H01L29/66333 ,  H01L29/7395 ,  H01L29/7397

Abstract: An IGBT (1 ) comprising a semiconductor chip (100), part of which chip (100) forms a base layer (101 ) is provided. A plurality of source regions (3) of the first conductivity type, a well layer (4) of the second conductivity type and a gate electrode are arranged on the cathode side (104). On the anode side (103) an anode layer (2) of a second conductivity type is arranged, which comprises a mixed region having at least one first anode region (10) and at least one second anode region (20) and at least one pilot anode region (22). Each first anode region width (1 1 ) is smaller than the base layer thickness (102). Each maximum second doping concentration is higher than each maximum first doping concentration. Each first and second anode region (10) have a thickness, which is lower than 2 μm. Each maximum pilot doping concentration is higher than each maximum first doping concentration and each pilot anode region width is at least once the base layer thickness (102). The at least one second region width (21 ) is at least five times lower than the pilot anode region width (23).

Abstract translation: 提供包括半导体芯片（100）的IGBT（1），所述半导体芯片（100）的一部分芯片（100）形成基层（101）。 第一导电类型的多个源极区（3），第二导电类型的阱层（4）和栅极布置在阴极侧（104）上。 在阳极侧（103）上布置第二导电类型的阳极层（2），其包括具有至少一个第一阳极区（10）和至少一个第二阳极区（20）的混合区以及至少一个 引导阳极区（22）。 每个第一阳极区域宽度（11）小于基层厚度（102）。 每个最大第二掺杂浓度高于每个最大第一掺杂浓度。 每个第一和第二阳极区域（10）具有低于2μm的厚度。 每个最大导频掺杂浓度高于每个最大第一掺杂浓度，并且每个导频阳极区宽度至少为基层厚度（102）的一次。 所述至少一个第二区域宽度（21）比所述引燃阳极区域宽度（23）低至少五倍。

公开(公告)号：WO2015183777A1

公开(公告)日：2015-12-03

申请号：PCT/US2015/032360

申请日：2015-05-26

Applicant: GRANAHAN, Mark, E.

Inventor： GRANAHAN, Mark, E.

IPC: H01L27/088

CPC classification number: H01L21/225 ,  H01L21/2255 ,  H01L21/324 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/73 ,  H01L29/7395 ,  H01L29/7802 ,  H01L29/7813 ,  H01L29/861 ,  H01L29/872

Abstract: A method of forming a charge balance region in an active semiconductor device includes: forming an epitaxial region including material of a first conductivity type on an upper surface of a substrate of the semiconductor device; forming multiple recessed features at least partially through the epitaxial region; depositing a film comprising material of a second conductivity type on a bottom and/or sidewalls of the recessed features using atomic layer deposition; and performing thermal processing such that at least a portion of the film deposited on the bottom and/or sidewalls of each of the recessed features forms a region of the second conductivity type in the epitaxial layer which follows a contour of the recessed features, the region of the second conductivity type, in conjunction with the epitaxial layer proximate the region of the second conductivity type, forming the charge balance region.

Abstract translation: 在有源半导体器件中形成电荷平衡区的方法包括：在半导体器件的衬底的上表面上形成包括第一导电类型的材料的外延区; 至少部分地穿过所述外延区域形成多个凹陷特征; 使用原子层沉积在包含凹陷特征的底部和/或侧壁上沉积包含第二导电类型的材料的薄膜; 并且进行热处理，使得沉积在每个凹陷特征的底部和/或侧壁上的膜的至少一部分在外延层中形成第二导电类型的区域，该外延层遵循凹陷特征的轮廓，区域 与第二导电类型的区域附近的外延层结合形成电荷平衡区域。

公开(公告)号：WO2015100525A1

公开(公告)日：2015-07-09

申请号：PCT/CN2013/090850

申请日：2013-12-30

Applicant: 电子科技大学 ,  东莞电子科技大学电子信息工程研究院

Inventor： 李泽宏 ,  宋文龙 ,  宋洵奕 ,  顾鸿鸣 ,  邹有彪 ,  张金平 ,  张波

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0634 ,  H01L21/263 ,  H01L21/26506 ,  H01L21/26513 ,  H01L21/324 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7802

Abstract: 一种功率半导体器件纵向超结漂移区结构的制作方法，涉及半导体技术，制作方法包括：以P + 单晶硅片为衬底（11），首先在P + 单晶硅衬底（11）表面外延生长P型层（12），然后在P型层（12）表面通过外延或离子注入并推阱形成一层N型层（13），其中P型层（12）是超结部分的耐压层，N型层（13）是器件正面MOS部分的形成区域，在器件正面工艺完成后进行背面减薄，通过背面氢离子的多次选择性注入以及低温退火，形成超结结构中的N柱区（25）。本发明的有益效果为，制作方法简单，降低了制造工艺难度，减少了制造成本，尤其适用于功率半导体器件纵向超结漂移区结构的制作。

公开(公告)号：WO2014208404A1

公开(公告)日：2014-12-31

申请号：PCT/JP2014/066069

申请日：2014-06-17

Applicant: 富士電機株式会社

Inventor： 小野澤　勇一 ,  瀧下　博 ,  吉村　尚

IPC: H01L21/322 ,  H01L21/263 ,  H01L21/268 ,  H01L21/329 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L29/0615 ,  H01L21/2605 ,  H01L21/263 ,  H01L21/26506 ,  H01L21/26513 ,  H01L21/268 ,  H01L21/324 ,  H01L29/0834 ,  H01L29/32 ,  H01L29/36 ,  H01L29/66136 ,  H01L29/66333 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/861 ,  H01L29/868

Abstract: 　まず、ｎ - 型半導体基板のおもて面側におもて面素子構造を形成する。次に、電子線照射および炉アニールにより、ｎ - 型半導体基板全体に欠陥（１２）を形成してキャリアライフタイムを調整する。次に、ｎ - 型半導体基板の裏面を研削してｎ - 型半導体基板の厚さを薄くする。次に、ｎ - 型半導体基板の研削後の裏面側からｎ型不純物をイオン注入し、ｎ - 型半導体基板の裏面の表面層にｎ + 型カソード層（４）を形成する。ｎ - 型半導体基板の裏面側から水素イオン注入（１４）し、ｎ - 型半導体基板の裏面の表面層に、バルク基板の水素濃度以上の水素濃度を有する水素注入領域を形成する。次に、レーザーアニールによりｎ + 型カソード層（４）を活性化させた後、カソード電極を形成する。これにより、漏れ電流の増加や製造ラインの汚染を生じさせることなく、安価に、局所的なキャリアライフタイム制御を行うことができる。

Abstract translation: 首先，在n型半导体衬底的前表面上形成前表面元件结构。 接下来，通过电子束照射或炉退火在n型半导体衬底上形成缺陷（12）来调整载流子寿命。 之后，研磨n型半导体衬底的背面，使n型半导体衬底的厚度减小。 之后，从n型半导体衬底的接地背面注入n型杂质的离子，使n +型阴极层（4）形成在n-型半导体衬底的背面的表面层 半导体衬底。 从n型半导体衬底的背表面注入氢离子（14），使得在背面的表面层中形成氢浓度不低于本体衬底的氢浓度的氢注入区域 n型半导体衬底。 接下来，在通过激光退火激活n +型阴极层（4）之后，形成阴极电极。 因此，可以以低成本执行本地载体寿命控制，而不会引起泄漏电流的增加或生产线的污染。

公开(公告)号：WO2014206300A1

公开(公告)日：2014-12-31

申请号：PCT/CN2014/080746

申请日：2014-06-25

Applicant: 无锡华润上华半导体有限公司

Inventor： 张硕 ,  芮强 ,  邓小社 ,  王根毅

IPC: H01L21/331

CPC classification number: H01L29/66333 ,  H01L29/0847 ,  H01L29/1095 ,  H01L29/7395

Abstract: 一种绝缘栅双极晶体管的制造方法，包括：提供具有正面和反面的晶圆，其中所述晶圆包括有第一导电类型的半导体衬底（10）,基于所述半导体衬底（10）在所述晶圆的正面侧形成有绝缘栅型晶体管单元；在所述晶圆的正面上形成保护层（7、8）；在所述晶圆的反面侧注入第二导电类型杂质离子（12）；去除形成于所述晶圆正面上的保护层（7、8）；在所述绝缘栅型晶体管单元上形成第一主电极接触孔（16），并通过孔注入激活热过程对注入所述晶圆的反面侧的第二导电类型杂质离子（12）进行激活以形成第二导电类型半导体层（13）。

公开(公告)号：WO2014206175A1

公开(公告)日：2014-12-31

申请号：PCT/CN2014/078797

申请日：2014-05-29

Applicant: 无锡华润上华半导体有限公司

Inventor： 黄璇 ,  邓小社 ,  王根毅 ,  王万礼

IPC: H01L21/331

CPC classification number: H01L29/7395 ,  H01L29/0834 ,  H01L29/66333

Abstract: 一种非穿通型反向导通绝缘栅双极型晶体管的制造方法，包括如下步骤：提供N型衬底（100）；在所述N型衬底（100）上采用挖槽填充的方式形成P+发射区（102）；在所述N型衬底（100）上具有P+发射区（102）的一面外延制备N型漂移区（300）；在所述N型漂移区（300）上制备所述绝缘栅双极型晶体管的正面结构；将所述N型衬底（100）减薄至背面露出所述P+发射区（102）；在所述N型衬底（100）背面形成金属电极。上述方法采用挖槽填充与外延方式结合制备非穿通型反向导通绝缘栅双极型晶体管，与常规的硅片工艺兼容，不需要较高的薄片流通工艺要求，也不需要专用的双面曝光机。

公开(公告)号：WO2014057700A1

公开(公告)日：2014-04-17

申请号：PCT/JP2013/062691

申请日：2013-05-01

Applicant: 三菱電機株式会社

Inventor： 川上　剛史 ,  陳　則 ,  西井　昭人 ,  増岡　史仁 ,  中村　勝光 ,  古川　彰彦 ,  村上　裕二

IPC: H01L29/861 ,  H01L21/329 ,  H01L29/06 ,  H01L29/47 ,  H01L29/868 ,  H01L29/872

CPC classification number: H01L29/0619 ,  H01L21/046 ,  H01L21/0465 ,  H01L21/266 ,  H01L21/324 ,  H01L21/765 ,  H01L29/0615 ,  H01L29/063 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/66136 ,  H01L29/66143 ,  H01L29/66333 ,  H01L29/66363 ,  H01L29/7395 ,  H01L29/74 ,  H01L29/7811 ,  H01L29/861 ,  H01L29/868 ,  H01L29/872

Abstract: 　活性領域（１２）の外周縁部から半導体基板（１１）の外周縁部に向けて、活性領域（１２）を囲繞するように電界緩和層（１３）を形成する。電界緩和層（１３）は、複数のＰ型不純物層（２１～２５）を備える。各Ｐ型不純物層（２１～２５）は、Ｐ型注入層（２１ａ～２５ａ）と、Ｐ型注入層（２１ａ～２５ａ）を囲繞するように形成され、Ｐ型注入層（２１ａ～２５ａ）よりもＰ型不純物の濃度が低いＰ型拡散層（２１ｂ～２５ｂ）とを備える。第１のＰ型注入層（２１ａ）は、活性領域（１２）に接するか、または一部分が重なって形成される。各Ｐ型拡散層（２１ｂ～２５ｂ）は、第１のＰ型拡散層（２１ｂ）と第２のＰ型拡散層（２２ｂ）とが接するか、またはオーバーラップする程度の広がりを有するように形成される。Ｐ型注入層（２１ａ～２５ａ）同士の間隔（ｓ２～ｓ５）は、活性領域（１２）から半導体基板（１１）の外周縁部に向かうに従って大きくなる。

Abstract translation: 从有源区域（12）的外周端部朝向半导体基板（11）的外周端部形成有场地缓冲层（13），以围绕有源区域（12）。 场缓冲层（13）具有多个P型杂质层（21-25）。 P型杂质层（21-25）分别设置有P型注入层（21a-25a）和形成为包围P型注入层的P型扩散层（21b-25b） 21a-25a），并且其P型杂质浓度低于P型注入层（21a-25a）的浓度。 第一P型注入层（21a）形成为使得第一P型注入层与有源区（12）接触或第一P型注入层与有源区部分重叠。 形成P型扩散层（21b〜25b），使第一P型扩散层（21b）和第二P型扩散层（22b）相互接触或重叠的程度延伸 。 P型注入层（21a-25a）之间的间隔（s2-s5）从有源区域（12）向半导体衬底（11）的外周端部增加。

公开(公告)号：WO2014030450A1

公开(公告)日：2014-02-27

申请号：PCT/JP2013/068798

申请日：2013-07-09

Applicant: 富士電機株式会社

Inventor： 脇本　博樹

IPC: H01L21/336 ,  H01L21/322 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L29/66333 ,  H01L21/02532 ,  H01L21/02595 ,  H01L21/0262 ,  H01L21/3221 ,  H01L29/0619 ,  H01L29/0646 ,  H01L29/404 ,  H01L29/7395 ,  H01L29/78

Abstract: 　逆阻止ＭＯＳ型半導体装置の製造方法であって、まず、ＦＺシリコン基板（１０１）の裏面に、ゲッタリング用ポリシリコン層（１０３）を形成する。次に、逆耐圧を得るためのｐ + 型分離層（１０６）を形成する。次に、ＦＺシリコン基板（１０１）のおもて面（１０２ｂ）にＭＯＳゲート構造を含むおもて面構造を形成する。次に、ＦＺシリコン基板（１０１）の裏面を削ってＦＺシリコン基板（１０１）の厚さを薄くする。ゲッタリング用ポリシリコン層（１０３）を形成する際に、ゲッタリング用ポリシリコン層（１０３）の厚さを、ＭＯＳゲート構造を含むおもて面構造を形成する工程が終了するまで、単結晶化により消失せず残存する厚さにする。これにより、高温長時間の分離拡散処理に起因する結晶欠陥の解消のために形成されるゲッタリング用ポリシリコン層（１０３）によるゲッタリング機能を、分離拡散工程以降の熱処理工程でも充分に維持することができる。

Abstract translation: 一种反向阻塞MOS型半导体器件的制造方法，首先形成吸杂多晶硅层（103）。 接下来，形成p +型分离层（106）以反转耐压性。 接下来，在FZ硅衬底（101）的前表面（102b）上形成包括MOS栅极结构的前表面结构。 接下来，通过对FZ硅衬底（101）的后表面进行剃刮来减小FZ硅衬底（101）的厚度。 当形成吸杂多晶硅层（103）时，通过形成单晶而将吸杂多晶硅层（103）保持在一定的剩余厚度，而不会完全降低到零，直到用于形成包括a的前表面结构的步骤 MOS门结构完成。 因此，即使在分离扩散步骤之后的热处理步骤中，也可以充分地保持由形成的吸杂多晶硅层（103）导出的吸除功能，以消除长时间在高热下由分离扩散处理引起的晶体缺陷。

公开(公告)号：WO2013140621A1

公开(公告)日：2013-09-26

申请号：PCT/JP2012/057589

申请日：2012-03-23

Applicant: ルネサスエレクトロニクス株式会社 ,  新井 大輔 ,  可知 剛 ,  星野 義典 ,  田畑 剛 ,  斉藤 靖之

Inventor： 新井　大輔 ,  可知　剛 ,  星野　義典 ,  田畑　剛 ,  斉藤　靖之

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66333 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0839 ,  H01L29/1095 ,  H01L29/7395

Abstract: 　複数の活性領域の各々には、ｐ型チャネル層（７）、ｎ型ソース層（８）、およびｐ型エミッタ層（９）が形成された表面半導体層（４）が形成されており、ベース層（２）の上面から、ゲート電極（１１）の下に位置する表面半導体層（４）の上面までの厚さが、ベース層（２）の上面から、第２開口部（１５）が形成された領域の表面半導体層（４）の上面までの厚さよりも薄い。

Abstract translation: 在多个有源区上形成表面半导体层（4），其上形成有p沟道层（7），n沟道层（8）和p型发射极层（9）。 从基底层（2）的顶表面到位于栅电极（11）下方的表面半导体层（4）的顶表面的厚度小于从基层（2）的顶表面至 形成有第二开口部（15）的区域中的表面半导体层（4）的上表面。