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公开(公告)号：CN103840822B
公开(公告)日：2017-01-04
申请号：CN201410051615.7
申请日：2014-02-14
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/177
摘要： 本发明涉及基于SELECTMAP的宇航FPGA通用刷新电路的实现方法，其中通用刷新电路设计有6个输入管脚、6个输出管脚，8个双向管脚，分别与PROM与FPGA的管脚连接，通过SELECTMAP对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过SELECTMAP将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。
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公开(公告)号：CN103840823B
公开(公告)日：2017-09-05
申请号：CN201410051652.8
申请日：2014-02-14
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/177
摘要： 本发明涉及基于JTAG接口的宇航FPGA通用刷新电路的实现方法，该刷新电路设计有6个输入管脚、9个输出管脚，分别与PROM与FPGA的管脚连接，通过JTAG接口对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过JTAG接口将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。
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公开(公告)号：CN103916102B
公开(公告)日：2016-07-06
申请号：CN201410086316.7
申请日：2014-03-10
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K3/02
摘要： 一种FPGA内嵌全数字低功耗时钟产生电路，包括数字控制振荡器和控制码产生电路。通过对传统全数字可调振荡器电路的改进设计，将数字控制振荡器中延时链的延时单元改为受控制的三态延时单元，并且在控制码产生电路中加入使能控制码产生电路，将延时链中未使用的三态延时单元关闭，完全消除了振荡器电路的无效动态功耗。采用此结构的低功耗全数字可调震荡器电路，高频输出工作状态的功耗降低至原来的十分之一，并且延时链的工作频率范围越广，改进效果越明显，使技术人员在设计时钟产生电路时能够同时兼顾大范围的可调振荡频率指标和较低的功耗指标。
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公开(公告)号：CN103840823A
公开(公告)日：2014-06-04
申请号：CN201410051652.8
申请日：2014-02-14
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/177
摘要： 本发明涉及基于JTAG接口的宇航FPGA通用刷新电路，该刷新电路设计有7个输入管脚、8个输出管脚，分别与PROM与FPGA的管脚连接，通过JTAG接口对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过JTAG接口将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。
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公开(公告)号：CN105304625A
公开(公告)日：2016-02-03
申请号：CN201510725370.6
申请日：2015-10-30
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H01L27/02
摘要： 一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构。本发明针对超深亚微米尤其是宇航用SRAM型FPGA的IO接口电路的静电放电防护，提出一种双阵列孔静电放电防护版图结构，由两个MOS型晶体管构成标准单元，该结构在晶体管的漏区使用双阵列孔，解决了当IO接口电路满足设计性能时，传统的标准静电放电防护结构因电流通行能力无法满足晶体管设计要求的问题，实现了静电放电防护与IO接口电路之间的合理匹配，增加了静电放电防护能力，同时减少了静电放电防护器件所占用的版图面积。
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公开(公告)号：CN103916102A
公开(公告)日：2014-07-09
申请号：CN201410086316.7
申请日：2014-03-10
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K3/02
摘要： 一种FPGA内嵌全数字低功耗时钟产生电路，包括数字控制振荡器和控制码产生电路。通过对传统全数字可调振荡器电路的改进设计，将数字控制振荡器中延时链的延时单元改为受控制的三态延时单元，并且在控制码产生电路中加入使能控制码产生电路，将延时链中未使用的三态延时单元关闭，完全消除了振荡器电路的无效动态功耗。采用此结构的低功耗全数字可调震荡器电路，高频输出工作状态的功耗降低至原来的十分之一，并且延时链的工作频率范围越广，改进效果越明显，使技术人员在设计时钟产生电路时能够同时兼顾大范围的可调振荡频率指标和较低的功耗指标。
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公开(公告)号：CN103840822A
公开(公告)日：2014-06-04
申请号：CN201410051615.7
申请日：2014-02-14
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/177
摘要： 本发明涉及基于SELECTMAP的宇航FPGA通用刷新电路，该刷新电路设计有6个输入管脚、6个输出管脚，8个双向管脚，分别与PROM与FPGA的管脚连接，通过SELECTMAP对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过SELECTMAP将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。
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公开(公告)号：CN102324926B
公开(公告)日：2013-07-17
申请号：CN201110120308.6
申请日：2011-05-10
IPC分类号： H03K19/177
摘要： 本发明公开了一种FPGA无竞争上电配置与重配置的互联矩阵，包括PIPS输入点、PIPS输出点、PIPS双向点、逻辑输入控制器和三态输入控制器。所述PIPS输入点的输入端口通过逻辑输入控制器与连接到互联矩阵的逻辑模块的输出端相连，或通过三态输入控制器与电源或地直接相连；所述PIPS输出点的输出端口与连接到互联矩阵的逻辑模块的输入端相连。所述逻辑输入控制器和三态输入控制器的输出在使能信号的控制下打开或关闭。采用本发明解决了SRAM型FPGA上电、配置和重配置过程中，由于内部信号竞争出现的大电流问题，减轻了上电时电源系统的负载。
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公开(公告)号：CN101937917B
公开(公告)日：2012-02-22
申请号：CN201010268550.3
申请日：2010-08-31
IPC分类号： H01L27/02
摘要： 一种集成电路中静电放电防护结构，包括第一类静电放电防护器件和第二类静电放电防护器件，第一类静电放电防护器件为二极管，第二类静电放电防护器件为带齐纳二极管的分段双级晶体管，带齐纳二极管的分段双级晶体管由分段双级晶体管、发射极串联电阻、集电极串联电阻、基极电阻的和齐纳二极管组成。集成电路的静电放电防护结构对输入缓冲器、输出缓冲器、电源轨线、地轨线提供了静电放电保护，其中的静电放电防护器件在版图中使用了分段双极晶体管结构，使用虚设多晶硅栅结构在各段双极晶体管中构成了一个低触发电压的齐纳二极管和发射极、集电极的串联电阻。本发明有效的提高了集成电路的静电放电防护能力，降低了静电放电防护电路的触发电压，提高了静电放电防护器件的均匀导通性，且有效的节省了静电放电防护器件的版图面积。
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公开(公告)号：CN101937917A
公开(公告)日：2011-01-05
申请号：CN201010268550.3
申请日：2010-08-31
IPC分类号： H01L27/02
摘要： 一种集成电路中静电放电防护结构，包括第一类静电放电防护器件和第二类静电放电防护器件，第一类静电放电防护器件为二极管，第二类静电放电防护器件为带齐纳二极管的分段双级晶体管，带齐纳二极管的分段双级晶体管由分段双级晶体管、发射极串联电阻、集电极串联电阻、基极电阻的和齐纳二极管组成。集成电路的静电放电防护结构对输入缓冲器、输出缓冲器、电源轨线、地轨线提供了静电放电保护，其中的静电放电防护器件在版图中使用了分段双极晶体管结构，使用虚设多晶硅栅结构在各段双极晶体管中构成了一个低触发电压的齐纳二极管和发射极、集电极的串联电阻。本发明有效的提高了集成电路的静电放电防护能力，降低了静电放电防护电路的触发电压，提高了静电放电防护器件的均匀导通性，且有效的节省了静电放电防护器件的版图面积。
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