公开(公告)号：CN115547983A

公开(公告)日：2022-12-30

申请号：CN202210737888.1

申请日：2022-06-27

申请人： 三星电子株式会社

发明人： 郑煐陈 ,  金素罗 ,  朴海莉 ,  柳贵衍 ,  尹壮根

IPC分类号： H01L23/538 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/423

摘要： 提供一种集成电路装置和电子系统。根据本发明构思的集成电路装置包括：半导体衬底，其包括单元区和连接区；栅极堆叠件，其包括多个栅电极和多个绝缘层，多个栅电极和多个绝缘层在水平方向上在半导体衬底的主表面上延伸，并且在竖直方向上交替地堆叠在半导体衬底的主表面上，栅极堆叠件在连接区中具有阶梯结构；以及连接区中的多个接触插塞，其中，在连接区的一部分中，多个栅电极中的位于最下层中的第一栅电极在水平方向上的第一长度小于位于第一栅电极上方的第二栅电极在水平方向上的第二长度。

公开(公告)号：CN115528032A

公开(公告)日：2022-12-27

申请号：CN202211246952.2

申请日：2022-10-12

申请人： 华虹半导体(无锡)有限公司

发明人： 王德鑫 ,  马强 ,  米琳 ,  宁威 ,  高骏 ,  吴志涛 ,  韩笑

IPC分类号： H01L27/115 ,  H01L27/11521 ,  H01L27/11524

摘要： 本申请提供一种改善字线多晶硅层研磨后硬掩模层厚度均匀性的方法，包括：提供一衬底，衬底分为核心区和外围区，核心区上形成有多个闪存栅结构；沉积硬掩模层，覆盖核心区和外围区；刻蚀硬掩模层，在核心区的硬掩模层中形成多个条状沟槽；沉积字线多晶硅层，覆盖硬掩模层并填满多个条状沟槽；研磨字线多晶硅层和硬掩模层至硬掩模层的厚度比预定厚度多出预留部分时终止；实施浸泡工艺去除硬掩模层的预留部分。通过先将硬掩模层研磨至比预定厚度多出预留部分再实施浸泡工艺去除该预留部分的方式，提高字线多晶硅层研磨后硬掩模层厚度的均匀性，减少后续刻蚀硬掩模层时硬掩模层的残留。

公开(公告)号：CN115483216A

公开(公告)日：2022-12-16

申请号：CN202210973782.1

申请日：2022-08-15

申请人： 上海华力集成电路制造有限公司

发明人： 谭国志

IPC分类号： H01L27/11524 ,  H01L27/11529 ,  H01L27/1157

摘要： 本发明公开了一种提升器件可靠性的BEOL的工艺结构，包括：半导体器件的底层结构，底层结构包括底层铜层和底层层间膜，底层铜层镶嵌在所述底层层间膜中。顶层铜扩散阻挡层覆盖在底层结构的顶部表面。顶层铜扩散阻挡层包括依次叠加的CuSiN薄膜、掺氮碳化硅薄膜和氮化硅薄膜；利用CuSiN薄膜和掺氮碳化硅薄膜提升顶层铜扩散阻挡层和底层铜层的黏附能力，从而提高器件的EM性能；利用氮化硅薄膜改善器件的TDDB性能。本发明还公开了一种提升器件可靠性的BEOL的工艺方法。本发明能同时改善器件的EM性能和TDDB性能。

公开(公告)号：CN115483215A

公开(公告)日：2022-12-16

申请号：CN202210066035.X

申请日：2022-01-20

申请人： 铠侠股份有限公司

发明人： 中塚圭祐

IPC分类号： H01L27/11524 ,  H01L27/11529 ,  G11C5/02 ,  H01L23/522 ,  H01L23/528 ,  H01L27/1157 ,  H01L27/11573

摘要： 本发明的一实施方式提供一种能够抑制芯片面积的增加的半导体存储装置。根据实施方式，半导体存储装置包含第1存储器单元阵列(11_1)、与第2存储器单元阵列(11_2)。第1存储器单元阵列包含：第1半导体(123)，连接第1存储器单元(MC)及第1选择晶体管(ST1)；第1字线(WL)；第1选择栅极线(SGD)；及第1位线(BL)，连接于第1半导体。第2存储器单元阵列包含：第2半导体(123)，在第1方向延伸，连接第2存储器单元(MC)及第2选择晶体管(ST1)；第2字线(WL)；第2选择栅极线(SGD)；及第2位线(BL)，连接于第2半导体。第1字线与第2字线电连接。第1选择栅极线与第2选择栅极线未电连接。

公开(公告)号：CN110993607B

公开(公告)日：2022-12-16

申请号：CN201911147935.1

申请日：2019-11-21

申请人： 长江存储科技有限责任公司

发明人： 王永庆 ,  陈赫 ,  董金文 ,  王博 ,  伍术 ,  华子群

IPC分类号： H01L27/11524 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11582 ,  H01L21/324

摘要： 本发明提供一种具有阻挡结构的存储器件及其制备方法，该方法包括：提供第一晶圆及第二晶圆，第一晶圆包括第一晶圆键合面，第一晶圆包含存储单元阵列，存储单元阵列包括至少一个沟道柱，第二晶圆包括第二晶圆键合面，第二晶圆包含外围电路；于第一晶圆中和/或第二晶圆中嵌入氢阻挡层，其中，氢阻挡层形成于靠近第一晶圆键合面和/或靠近第二晶圆键合面；通过第一晶圆键合面及第二晶圆键合面键合第一晶圆及第二晶圆；在氢气氛下进行退火。该氢阻挡层可有效阻挡退火时产生的游离氢扩散进入所述第二晶圆内的外围电路结构中，降低对外围电路结构的不良影响，提高外围电路结构的可靠性。

公开(公告)号：CN115472623A

公开(公告)日：2022-12-13

申请号：CN202211124454.0

申请日：2022-09-15

申请人： 长江存储科技有限责任公司

发明人： 吴林春 ,  李思晢 ,  孔翠翠 ,  张坤

IPC分类号： H01L27/1157 ,  H01L27/11582 ,  H01L27/11524 ,  H01L27/11556

摘要： 本发明公开了一种半导体器件及其制备方法、存储器和存储系统，包括提供具有横向表面的衬底，在衬底一侧于相对横向表面的纵向上形成堆叠层，堆叠层包括由牺牲层和层间绝缘层交替堆叠的第一堆叠结构、以及由停止层和间隔层交替堆叠的底堆叠结构，堆叠层包括核心区以及台阶区，停止层包括第一停止层和第二停止层，第二停止层位于第一停止层上，在堆叠层的核心区形成纵向延伸的沟道孔，在沟道孔的侧壁内对第一停止层和第二停止层进行氧化处理，其中，对第一停止层进行氧化处理的氧化速率大于第二停止层进行氧化处理的氧化速率，采用本发明实施例，能够避免在沟道孔底部刻蚀时对沟道孔深处凿孔的均匀性产生影响，进而增加了沟道孔底部刻蚀的工艺窗口。

公开(公告)号：CN115360198A

公开(公告)日：2022-11-18

申请号：CN202211160956.9

申请日：2022-09-22

申请人： 长江存储科技有限责任公司

发明人： 陆聪

IPC分类号： H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582 ,  H01L21/311 ,  H01L21/3213 ,  G03F1/00

摘要： 本申请实施例提供一种半导体结构及其制备方法、组合掩膜版以及存储器，其中，所述半导体结构的制备方法包括：提供堆叠结构；在所述堆叠结构上形成掩膜层；所述掩膜层包括硬掩膜层、位于所述硬掩膜层中的第一图案转移层、位于所述硬掩膜层上的第二图案转移材料层以及至少一个连续的第一开口，一部分所述第一开口贯穿所述第二图案转移材料层及部分硬掩膜层暴露出部分所述第一图案转移层，剩余的所述第一开口贯穿所述第二图案转移材料层及硬掩膜层暴露出部分所述堆叠结构；利用所述掩膜层对所述堆叠结构进行蚀刻，形成贯穿所述堆叠结构的第一沟槽，所述第一沟槽包括至少两个间断的子沟槽。

公开(公告)号：CN115332265A

公开(公告)日：2022-11-11

申请号：CN202211137593.7

申请日：2022-09-19

申请人： 长江存储科技有限责任公司

发明人： 颜元 ,  朱文琪 ,  艾义明 ,  黎瑶敏 ,  杨永刚

IPC分类号： H01L27/11568 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11556 ,  H01L21/268

摘要： 本申请提供了一种三维存储器及其制备方法、存储系统、电子设备，涉及半导体芯片技术领域，用于解决三维存储器中沟道结构凸出叠层结构的部分容易出现倾倒或坍塌的问题。三维存储器的制备方法包括：提供三维阵列结构；三维阵列结构包括衬底，及设置在所述衬底一侧的叠层结构；形成贯穿叠层结构并延伸至衬底内的多个沟道结构，沟道结构的延伸至所述衬底内的部分为目标部分，沟道结构包括存储功能层和沟道层；去除衬底，暴露沟道结构的目标部分；对目标部分的沟道层进行第一次镭射处理；刻蚀目标部分的存储功能层，以暴露沟道层；形成源极层，源极层与暴露的沟道层接触。上述三维存储器的制备方法用于实现数据的读取和写入操作。

公开(公告)号：CN111180453B

公开(公告)日：2022-10-28

申请号：CN202010000493.4

申请日：2020-01-02

申请人： 长江存储科技有限责任公司

发明人： 刘磊 ,  王启光 ,  孙中旺 ,  苏睿 ,  周文犀 ,  夏志良

IPC分类号： H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582

摘要： 本发明提供一种三维存储器、制备方法及电子设备，三维存储器包括栅叠层结构、共源极、顶部选择栅切线及沟道，通过将顶部选择栅切线自栅叠层结构的上表面向内延伸，并在相邻的共源极之间形成至少2个顶部选择栅切线，且交错排布，在相邻的顶部选择栅切线中，位于上方的顶部选择栅切线与位于下方的顶部选择栅切线与同一绝缘层接触，以在横向上，使得相邻的栅缝隙间仅具有1个顶部选择栅切线，从而可基于栅缝隙有效去除牺牲层，制备高集成度、高存储容量的三维存储器。

公开(公告)号：CN111081708B

公开(公告)日：2022-10-11

申请号：CN202010026504.6

申请日：2020-01-10

申请人： 长江存储科技有限责任公司

发明人： 张中 ,  周文犀 ,  夏志良

IPC分类号： H01L27/115 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/11524 ,  H01L27/11556 ,  H01L23/544

摘要： 本发明提供一种半导体结构及其制作方法，该制作方法包括以下步骤：提供一衬底，所述衬底中定义有多个芯片区域及位于相邻所述芯片区域之间的切割道区域；形成第一层级结构于所述衬底上；形成绝缘间隔层于所述第一层级结构上；形成第二层级结构于所述绝缘间隔层上。本发明通过台阶的改版，在晶圆切割道里形成至少一具有阶梯结构的叠层结构，例如金字塔结构，该叠层结构包括在垂直方向上交替堆叠的两种材料层，可以缓解晶圆切割道区域与芯片区域(特别是存储阵列区)的应力差异，在晶圆切割道区域的叠层结构中形成沟道套刻标记或对准标记，可以保证晶圆切割到区域与芯片区域真实的对准表现一样，从而减少工艺偏移，有利于提高生产良率。