-
公开(公告)号：CN106549055A
公开(公告)日：2017-03-29
申请号：CN201510601740.5
申请日：2015-09-18
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/78 , H01L21/336 , H01L29/06
CPC分类号： H01L29/785 , H01L29/06 , H01L29/66795
摘要： 一种FET，包括：多个鳍片，在衬底上沿第一方向延伸，包括高迁移率材料的沟道区以及沟道区两侧的源漏区；多个栅极堆叠，沿第二方向延伸，环绕每个沟道区；隔离层，位于衬底与沟道区之间，隔离层的宽度小于沟道区。依照本发明的高迁移率FET及其制作方法，通过对高迁移率沟道下方缓冲层的选择性刻蚀氧化形成了自对准隔离，低成本高效率地提高了器件驱动能力以及可靠性。
-
公开(公告)号：CN106549016A
公开(公告)日：2017-03-29
申请号：CN201510605350.5
申请日：2015-09-21
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/092 , H01L21/8238
摘要： 一种半导体器件，包括：第一外延层，在衬底上；第二外延层，在第一外延层上；第一源/漏区和第二源/漏区，在第一外延层和第二外延层中；第一沟道，由第一源/漏区之间的第二外延层构成；第一栅极堆叠，在第一沟道上，第一源/漏区、第一沟道和第一栅极堆叠构成第一器件；第二沟道，由第二源漏区之间的第一外延层构成；第二栅极堆叠，在第二沟道上，第二源/漏区、第二沟道和第二栅极堆叠构成第二器件。依照本发明的半导体及其制作方法，通过选择性刻蚀去除衬底上叠置的两个外延层之一，针对NMOS和PMOS形成不同材料的沟道，简单有效地提高了载流子迁移率和CMOS驱动能力。
-
公开(公告)号：CN106531631A
公开(公告)日：2017-03-22
申请号：CN201510572091.0
申请日：2015-09-09
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06
CPC分类号： H01L29/66795 , H01L29/06 , H01L29/785
摘要： 本发明提供了一种形成鳍的方法及结构，包括：提供衬底，所述衬底上形成有具有开口的第一掩膜层；形成第二掩膜层，位于开口侧壁的第二掩膜层的厚度等于预设的鳍的宽度；填充开口以形成平整表面；去除开口侧壁处的第二掩膜层，以暴露所述衬底；进行外延获得鳍。本发明提供的方法形成的鳍是通过外延实现，无需进行刻蚀工艺，因此不会额外产生大量缺陷；并且，该方法是在形成STI之后才形成鳍，形成的鳍不会经过STI的长时高温过程，因此不会因长时高温影响鳍的性能。
-
公开(公告)号：CN106486501A
公开(公告)日：2017-03-08
申请号：CN201510536889.X
申请日：2015-08-27
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/146
摘要： 本发明公开了一种X射线传感器，X射线传感器包括多个X射线传感器像素单元，每个X射线传感器像素单元包括：本征半导体层100；分别位于本征半导体层100的相对的表面上的第一类型掺杂层110和第二类型掺杂层120，其中第一类型掺杂层110的外轮廓为正六边形；位于第一类型掺杂层110上的电极层106；覆盖电极层106的钝化层108；位于电极层106上的钝化层108中的焊接柱130；其中，多个X射线传感器像素单元规则排列，且呈蜂窝阵列排列，相邻的X射线传感器像素单元的第一类型掺杂层110等间隔且错位非正交排列。本发明的传感器较传统的矩形像素具有更大的像素密度，且探测像素的性能更加均匀。
-
公开(公告)号：CN105990403A
公开(公告)日：2016-10-05
申请号：CN201510048272.3
申请日：2015-01-29
申请人： 中国科学院微电子研究所
摘要： 本发明提供了一种栅极的形成方法，包括：在栅介质层上形成单层且掺杂的金属功函数调节层，以使得目标功函数介于金属功函数层与掺杂的粒子的功函数之间；在金属功函数调节层上形成其他栅极层。该方法易于进行阈值电压的调节，且工艺简单，无需通过多层金属栅极来实现，降低了制造成本。
-
公开(公告)号：CN105810588A
公开(公告)日：2016-07-27
申请号：CN201610166118.0
申请日：2016-03-22
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336 , H01L21/285
CPC分类号： H01L29/66545 , H01L21/28562
摘要： 本发明公开了一种后栅工艺MOS器件的制备方法，包括：在半导体衬底上形成MOS器件的假栅沟槽，假栅沟槽底部覆盖有假栅氧化层；去除假栅沟槽底部的假栅氧化层，直至露出半导体衬底上表面；在半导体衬底上表面上形成金属栅极氧化层；在金属栅极氧化层上形成高介电常数介质层；利用MOCVD工艺在高介电常数介质层上形成金属功函数层；原位处理金属功函数层；向假栅沟槽内填充金属，以在处理后的金属功函数层上形成金属栅电极层；用化学机械研磨法对金属栅电极层进行平坦化，形成金属栅极。该方法形成的金属功函数层的台阶覆盖率较好，能够增大假栅沟槽内的金属栅材料的填充空间，能够满足日益缩小的假栅沟槽特征尺寸对MOS器件性能的要求。
-
公开(公告)号：CN105789368A
公开(公告)日：2016-07-20
申请号：CN201410812116.5
申请日：2014-12-22
申请人： 中国科学院微电子研究所
IPC分类号： H01L31/115 , H01L31/02
摘要： 本发明提供了一种半导体X线探测器及其制造方法，将PIN接触层过孔之于像素单元的侧边，可以减少铟柱(包括UBM粘附层)封装工艺对PIN二极管器件电学特性的影响，避免金属钉刺现象，减少漏电流；同时，侧边接触结构可以降低PIN接触层过孔对后继的铟柱成球工艺的不利影响；另外，侧边接触减小了金属接触面积，从而降低了金属漏电。
-
公开(公告)号：CN105762190A
公开(公告)日：2016-07-13
申请号：CN201410804444.0
申请日：2014-12-19
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/78 , H01L21/336
摘要： 半导体器件，包括：多个鳍片结构，在衬底上垂直突起，沿第一方向延伸；源漏区，形成在每个鳍片结构的沿第一方向的两端；沟道区，包含多个纳米线，沿第一方向连接在源漏区之间；栅极堆叠结构，沿第二方向延伸，包围了每个纳米线。依照本发明的半导体器件及其制造方法，在鳍片状源漏区之间形成纳米线的沟道，节省了工艺成本，降低了工艺复杂度，并有效提高栅控能力和器件密度。
-
公开(公告)号：CN105742352A
公开(公告)日：2016-07-06
申请号：CN201410759094.0
申请日：2014-12-10
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/78 , H01L29/06 , H01L29/423 , H01L21/336 , H01L21/28
摘要： 本发明提供了一种半导体器件，包括：半导体衬底；衬底上的栅介质层；栅介质层上的栅极结构；栅极结构两侧的源漏区；其中，栅极结构包括第一栅极和第二栅极，第一栅极位于源漏区内侧的栅介质层之上，第二栅极位于第一栅极之间的栅介质层之上，对于NMOS，第一栅极的有效功函数小于第二栅极的有效功函数，对于PMOS，第一栅极的有效功函数大于第二栅极的有效功函数。本发明中，在第二栅极的器件导通之前，会在第一栅极下的衬底中感应出载流子变多的区域，相当于源漏延伸区，该源漏延伸区的结深很浅，能有效抑制短沟道效应，降低器件的静态功耗，提高器件的性能。
-
公开(公告)号：CN105742153A
公开(公告)日：2016-07-06
申请号：CN201410766446.5
申请日：2014-12-11
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/02 , H01L21/336 , B82Y40/00
摘要： 一种形成级联纳米线的方法，包括：步骤1、在衬底上形成硬掩膜图形；步骤2、以硬掩膜图形为掩膜，对衬底执行刻蚀工艺，形成凹陷部和连接部；步骤3、执行氧化工艺，在凹陷部和连接部以及衬底上形成保护层；步骤4、循环多次执行步骤2和步骤3，相邻的连接部之间形成级联纳米线；步骤5、清洗并去除硬掩膜图形。依照本发明的形成级联纳米线的方法，在同一个腔室内交替进行等离子体刻蚀与氧等离子体氧化，与现有的CMOS工艺兼容并且无厚重的侧壁CxFy聚合物，降低了成本、提高了效率。
-
-
-
-
-
-
-
-
-
搜索结果
739 条记录 (耗时 0.083 秒)
