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公开(公告)号：CN106531632B
公开(公告)日：2020-01-03
申请号：CN201510575026.3
申请日：2015-09-10
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336
摘要： 一种堆叠纳米线MOS晶体管制作方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在每个鳍片中形成多个纳米线，相邻纳米线之间具有保护层；在纳米线上形成沿第二方向延伸并包围多个纳米线的伪栅极堆叠；在伪栅极堆叠两侧形成源漏区，源漏区之间的多个纳米线构成沟道区；刻蚀去除伪栅极堆叠；刻蚀去除保护层，露出悬空的多个纳米线；在多个纳米线上形成沿第二方向延伸并包围多个纳米线的栅极堆叠。依照本发明的堆叠纳米线MOS晶体管制作方法，通过多次回刻、侧向刻蚀沟槽并填充，形成了质量良好的纳米线沟道，同时利用保护层减小纳米线表面缺陷，以较低的成本充分增大导电沟道有效宽度从而提高驱动电流和可靠性。
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公开(公告)号：CN105762191B
公开(公告)日：2019-05-21
申请号：CN201410804497.2
申请日：2014-12-19
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/78 , H01L29/10 , H01L21/336
摘要： 一种半导体器件，包括：多个鳍片结构，在衬底上垂直突起，沿第一方向延伸；源漏区，形成在每个鳍片结构的沿第一方向的两端；沟道区，包含多个纳米线，沿第一方向连接在源漏区之间；栅极堆叠结构，沿第二方向延伸，包围了每个纳米线；填充层，位于多个纳米线底部与衬底之间。依照本发明的半导体器件及其制造方法，在鳍片状源漏区之间形成纳米线的沟道，节省了工艺成本，降低了工艺复杂度，并有效提高栅控能力和器件密度。
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公开(公告)号：CN105336786B
公开(公告)日：2019-05-21
申请号：CN201410404893.6
申请日：2014-08-15
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336 , H01L21/28
摘要： 本发明公开了一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片中具有高迁移率材料构成的沟道层，鳍片至少包围了沟道层的侧面。依照本发明的半导体器件及其制造方法，通过移除假栅极堆叠同时增加刻蚀深度，能在所需的鳍片结构上自对准的局域地形成例如Ge的高迁移率沟道，从而有效提高鳍片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。
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公开(公告)号：CN104253048B
公开(公告)日：2019-03-15
申请号：CN201310269609.4
申请日：2013-06-28
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336 , H01L21/28 , B82Y40/00
摘要： 本发明公开了一种堆叠纳米线制造方法，包括：步骤a，在衬底上形成硬掩模；步骤b，刻蚀衬底形成第一沟槽；步骤c，在第一沟槽底部形成底部刻蚀停止层；步骤d，刻蚀第一沟槽，在第一沟槽侧面形成第二沟槽；步骤e，圆润化鳍片，形成堆叠纳米线。依照本发明的堆叠纳米线制造方法，采用干法刻蚀与湿法刻蚀混合，利用干法刻蚀控制垂直方向节距，注入形成刻蚀停止层以控制湿法腐蚀的进行，由此提高了堆叠纳米线的精度，有利于器件小型化。
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公开(公告)号：CN105702579B
公开(公告)日：2018-09-11
申请号：CN201410681972.1
申请日：2014-11-24
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336
摘要： 本发明公开了一种鳍式场效应晶体管鳍的制造方法，包括：提供衬底，衬底中形成有相互隔离的鳍；进行鳍外延前的前烘，以去除鳍上的自然氧化层，并在前烘的腔室中对鳍进行回流；在鳍上生长外延层。本发明中，回流后使得鳍的高度降低，沟道区原有的掺杂残留会下移至鳍的下部，重新生长的外延层作为部分或新的沟道，具有更好的器件特性。
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公开(公告)号：CN103730366B
公开(公告)日：2018-07-31
申请号：CN201210392511.3
申请日：2012-10-16
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336
CPC分类号： H01L21/02603 , H01L21/823412 , H01L21/823418 , H01L21/823431 , H01L21/823481 , H01L29/00 , H01L29/0673 , H01L29/42392 , H01L29/775 , H01L29/78696
摘要： 本发明公开了种堆叠纳米线MOS晶体管制作方法,包括:在衬底上形成沿第方向延伸的多个鳍片;在每个鳍片中形成由多个纳米线构成的纳米线堆叠;在纳米线堆叠上形成沿第二方向延伸的栅极堆叠结构,栅极堆叠结构环绕包围纳米线堆叠;在栅极堆叠结构两侧形成源漏区,源漏区之间的纳米线构成沟道区。依照本发明的堆叠纳米线MOS晶体管及其制作方法,通过多次回刻、侧向腐蚀沟槽并填充,形成了质量良好的纳米线堆叠。侧向腐蚀工艺方法包括包含内切横向刻蚀量的各向同性干法刻蚀,或者沿各晶向选择腐蚀的湿法腐蚀方法。本方法以较低的成本充分增大导电沟道有效宽度从而提高驱动电流。
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公开(公告)号：CN104143534B
公开(公告)日：2018-05-15
申请号：CN201310173339.7
申请日：2013-05-10
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/8238
摘要： 本发明公开了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠；在衬底中进行掺杂形成源漏区；在源漏区上形成应力衬层；执行退火，激活源漏区中的掺杂剂，并同时提高应力衬层的致密性。依照本发明的半导体器件制造方法，在形成双应力衬层之后再进行退火以激活源漏区内掺杂剂，降低了NMOS区上张应力氮化硅衬层在dHF下刻蚀速率，避免了栅极两侧凹槽出现，提高了器件性能以及可靠性。
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公开(公告)号：CN107068769A
公开(公告)日：2017-08-18
申请号：CN201710243708.3
申请日：2017-04-13
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/786 , H01L29/423 , H01L21/336
CPC分类号： H01L29/786 , H01L29/42384 , H01L29/66742
摘要： 本申请提供了一种半导体器件及其制作方法。该半导体器件包括衬底、背栅、栅介质层、二维半导体材料层与两个电极，背栅设置在衬底的部分表面上；栅介质层设置在背栅的裸露表面上；二维半导体材料层设置在栅介质层的远离背栅的表面上；两个电极设置在二维半导体材料层的远离栅介质层表面上，且分别设置在背栅两侧。该半导体器件在衬底的表面上设置有背栅，在背栅施加不同的偏压，通过栅介质层的电场，感应不同载流子(电子和空穴等)，使得二维半导体材料能带弯曲。在源漏区施加合适大小的偏压，使得导电沟道导通或夹断，进而实现器件的开与关，进而实现背栅独立控制该器件的开关，满足了大规模集成电路设计的基本需求。
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公开(公告)号：CN103681504B
公开(公告)日：2017-07-21
申请号：CN201210351081.0
申请日：2012-09-19
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/8238 , H01L21/336
摘要： 本发明提供了一种应力半导体制造方法。在本发明的方法中，在张应力层和压应力层的表面覆盖了一层TEOS保护层，在通过第一次CMP工艺，打开虚设栅极，但保留部分厚度的TEOS保护层，用以保护张应力层和压应力层在腐蚀虚设栅极绝缘层时不受损伤，克服了现有技术中的缺陷；接着，形成栅极凹槽后，进行第二次CMP工艺，去除剩余的TEOS保护层，并完成高K栅绝缘层和金属栅极制造，实现了后栅工艺与双应变应力层的工艺集成。
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公开(公告)号：CN103578920B
公开(公告)日：2017-05-10
申请号：CN201210283268.1
申请日：2012-08-09
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/02
CPC分类号： H01L21/32139 , H01L21/0337 , H01L21/0338 , H01L21/28123
摘要： 半导体器件制造方法。本发明改善侧墙掩模的半导体制造方法。在本发明中，形成了阻挡层和牺牲层，通过采用CMP工艺，将侧墙上部左右两侧差异较大的部分磨掉，留下侧墙底部近似矩形的部分，并以其为掩膜进行随后的侧墙掩模技术，这样可以尽可能的降低因侧墙形貌不对称而对后续刻蚀造成的不良后果。
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