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公开(公告)号：CN110214362A
公开(公告)日：2019-09-06
申请号：CN201780084634.1
申请日：2017-10-03
申请人： 住友电气工业株式会社
IPC分类号： H01L21/205 , H01L21/20 , H01L21/336 , H01L29/12 , H01L29/78
摘要： 假设满足式1和式2的关系的一个或多个缺陷是第一缺陷，并且满足式3和式2的关系的一个或多个缺陷是第二缺陷，其中偏离角为θ°，在垂直于第二主面的方向上碳化硅层的厚度为Wμm，通过将平行于偏离方向的方向投影到所述第二主面上而获得的方向上的一个或多个缺陷各自的宽度为Lμm，并且在垂直于所述偏离方向并且平行于所述第二主面的方向上的一个或多个缺陷各自的宽度为Yμm。通过将所述第二缺陷的数量除以所述第一缺陷的数量和所述第二缺陷的数量之和而得到的值大于0.5。
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公开(公告)号：CN110140199A
公开(公告)日：2019-08-16
申请号：CN201880005697.8
申请日：2018-07-12
申请人： 富士电机株式会社
发明人： 内藤达也
IPC分类号： H01L21/336 , H01L29/12 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868
摘要： 提供一种半导体装置，包括：半导体基板，其具有第一导电型的漂移区；晶体管部，其设置于半导体基板；以及二极管部，其设置于半导体基板，并与晶体管部沿着预先设定的排列方向排列，晶体管部和二极管部这两者具有：第二导电型的基区，其在半导体基板的内部设置于漂移区的上方；多个沟槽部，其从半导体基板的上表面贯通基区，在半导体基板的上表面沿与排列方向垂直的延伸方向延伸，并且在多个沟槽部的内部设置有导电部；以及下表面侧寿命控制区域，其在半导体基板的下表面侧从晶体管部一直设置到二极管部，并含有寿命控制体，下表面侧寿命控制区域在排列方向上设置于晶体管部的一部分，而未设置于晶体管部的其他部分。
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公开(公告)号：CN110050349A
公开(公告)日：2019-07-23
申请号：CN201780075779.5
申请日：2017-12-12
摘要： 在保护环部中，通过在n-型漂移层(2)的表层部形成电场缓和用的电场缓和层(40)，从而抑制电场进入p型保护环(21)之间。由此，电场集中得到缓和，由电场集中引起的层间绝缘膜(10)的击穿得到抑制，能够抑制耐压下降。因此，能够制成可得到所期望的耐压的SiC半导体装置。
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公开(公告)号：CN110028055A
公开(公告)日：2019-07-19
申请号：CN201910289620.4
申请日：2019-04-11
申请人： 温州大学
IPC分类号： C01B32/162 , C01B32/159 , C01B32/168 , H01L29/12 , H01L29/16 , H01L29/775
摘要： 本发明公开了一种基于甲基化修饰制备半导体性单壁碳纳米管的方法。所述半导体性单壁碳纳米管的制备方法如下：(1)利用化学气相沉积在ST-cut石英上生长单壁碳纳米管。(2)将在ST-cut石英中生长的单壁碳纳米管转移到将SiO2/Si基底。(3)将上述SiO2/Si基底放入含有过氧化二叔丁基的溶液中，并在紫外氙灯照射，最后用乙醇清洗并用氮气吹干。本发明所制备出的半导体性单壁碳纳米管纯度高于90％。此方法的创新点在于选择不去除金属性单壁碳纳米管，而使其呈现半导体性能。该方法方便快捷，一定程度上减少传统分离方法所带来的各种消极因素的影响，为半导体性单壁碳纳米管的控制制备提出了一种新的研究方向。
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公开(公告)号：CN109952656A
公开(公告)日：2019-06-28
申请号：CN201780069327.6
申请日：2017-10-03
申请人： 住友电气工业株式会社
摘要： 有源区设置有由侧表面和底表面限定的至少一个栅沟槽。终端区包括围绕有源区的第二杂质区。侧表面具有面对第二杂质区的内端表面的第一外端表面。底表面具有第一底部部分和第二底部部分，第一底部部分与第一外端表面连续，第二底部部分与第一底部部分连续并且位于相对于所述第一底部部分位于与所述内端表面相反的一侧。碳化硅衬底具有第一区和第二区，第一区和第二区位于至少一个栅沟槽和第二主表面之间，并且彼此间隔开，漂移区被夹在其间。在平行于第一外端表面的方向上，位于第一底部部分和第二主表面之间的第一区和第二区之间的间隔小于位于第二底部部分和第二主表面之间的第一区和第二区之间的间隔。
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公开(公告)号：CN105556669B
公开(公告)日：2019-06-28
申请号：CN201380079660.7
申请日：2013-09-17
申请人： 三菱电机株式会社
IPC分类号： H01L27/06 , H01L21/336 , H01L21/822 , H01L27/04 , H01L29/12 , H01L29/78
CPC分类号： H01L27/0922 , H01L21/8213 , H01L27/0207 , H01L27/0605 , H01L29/0615 , H01L29/1608 , H01L29/2003 , H01L29/66068 , H01L29/78 , H01L29/7803
摘要： 本发明涉及一种使用了宽带隙半导体的半导体装置，其具有：第1导电型的第1MOS晶体管(SM)，其第1主电极(D)与第1电位连接，第2主电极(S)与第2电位连接；以及第2导电型的第2 MOS晶体管(LM)，其第1主电极(D)与第1 MOS晶体管的控制电极(G)连接，第2主电极(S)与第2电位连接，第1 MOS晶体管的控制电极与第2 MOS晶体管的控制电极(G)被共通地连接，第1以及第2 MOS晶体管形成于共通的宽带隙半导体衬底之上，第1 MOS晶体管构成为，主电流相对于所述宽带隙半导体衬底的主面而在垂直方向上流动，第2 MOS晶体管构成为，主电流相对于宽带隙半导体衬底的主面而在水平方向上流动。
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公开(公告)号：CN109791946A
公开(公告)日：2019-05-21
申请号：CN201680089570.X
申请日：2016-09-24
申请人： 英特尔公司
IPC分类号： H01L29/775 , H01L29/12 , H01L29/66
摘要： 本文公开的是一种量子点器件以及相关的计算设备和方法。例如，在一些实施例中，量子点器件可以包括：具有第一和第二量子阱层的量子阱堆叠，设置在量子阱堆叠上使得第一量子阱层被设置在垒层和第一组栅之间的第一组栅，从第一组栅延伸到量子点器件的第一面的第一组导电通路，设置在量子阱堆叠上使得第二量子阱层被设置在垒层和第二组栅之间的第二组栅，以及从第二组栅延伸到量子点器件的第二面的第二组导电通路，其中第二面与第一面不同。
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公开(公告)号：CN109791945A
公开(公告)日：2019-05-21
申请号：CN201680089491.9
申请日：2016-09-24
申请人： 英特尔公司
IPC分类号： H01L29/775 , H01L29/12 , H01L29/786 , H01L29/66
摘要： 在本文中公开了量子点器件，以及相关的计算设备和方法。例如，在一些实施例中，量子点器件可以包括：量子点器件的量子阱堆叠结构，其中量子阱堆叠结构包括绝缘材料以限定多行的量子点形成区域；以及遍布行中的多个行的栅。
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公开(公告)号：CN104321873B
公开(公告)日：2019-05-07
申请号：CN201380022013.2
申请日：2013-03-18
申请人： 富士电机株式会社
IPC分类号： H01L29/47 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/41 , H01L29/78 , H01L29/872
摘要： 在碳化硅基板基体的表面层选择性地设置p+型区(3)、(4)以及p型区(5)。p+型区(3)设置在包围活性区(101)的耐压构造部(102)。p+型区(4)设置在活性区(101)且构成JBS构造。p型区(5)包围p+型区(3)，构成结终端(JTE)构造。肖特基电极(9)与n型碳化硅外延层(2)形成肖特基结。此外，肖特基电极(9)在覆盖p+型区(3)的一部分以及p型区(5)的层问绝缘膜(6)上伸出，该伸出的部分作为场板发挥作用。由此，可以提供能够维持高耐压、且使用具有高可靠性的宽带隙半导体而构成的半导体装置及其制造方法。
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公开(公告)号：CN109673167A
公开(公告)日：2019-04-23
申请号：CN201880001074.3
申请日：2018-04-20
申请人： 汉阳大学校产学协力团
IPC分类号： H01L27/146 , H01L29/12
摘要： 本发明公开一种包括量子点层的图像传感器。根据本发明实施例的包括量子点层的图像传感器包括：光电转换元件，与基片上的多个像素区域对应地形成；配线层，形成于所述光电转换元件所形成的的基片上；彩色过滤器，形成于所述配线层，且与所述光电转换元件对应地形成；及量子点层，形成于所述彩色过滤器上，且通过吸收光，作为特定波长区域的可视光发光。
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