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公开(公告)号：CN1199249C
公开(公告)日：2005-04-27
申请号：CN03115427.1
申请日：2003-02-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/425
Abstract: 本发明公开了一种注氧隔离(SIMOX)技术制备全介质隔离的硅量子线的方法。本发明的特征是将SOI衬底材料的制备工艺与其后形成硅量子线的牺牲热氧化工艺结合在一起；在制备SOI衬底材料的过程中完成硅量子线的制备，具体包括三个步骤：(a)确定量子线区域并在其四周光刻出沟槽；(b)离子注入；(c)高温退火。本发明在减少工艺步骤、降低成本的同时提高了硅量子线的质量。所制备的硅量子线适合于制造单电子晶体管(SET)等固体纳米器件。
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公开(公告)号：CN1193432C
公开(公告)日：2005-03-16
申请号：CN03115425.5
申请日：2003-02-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L27/12 , H01L21/336 , H01L21/84
Abstract: 本发明提出了一种降低全耗尽绝缘体上的硅(SOI)金属—氧化物—半导体场效应晶体管(MOSFET)源漏串联电阻的新结构，其特征在于源漏区的顶层硅比沟道区的顶层硅厚，从而有效地降低了源漏串联电阻；同时，源漏区和沟道区的表面在同一平面上。这种降低全耗尽SOI MOSFET源漏串联电阻的新结构是采用图形化注氧隔离(SIMOX)技术来实现的。方法之一是通过控制不同区域埋氧的深度使SOI MOSTET源漏区的顶层硅比沟道区的顶层硅厚；方法之二是通过控制不同区域埋氧的厚度使SOI MOSTET源漏区的顶层硅比沟道区的顶层硅厚。源漏区的顶层硅比沟道区的顶层硅厚30～100nm，可以有效地降低源漏串联电阻。
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公开(公告)号：CN1529349A
公开(公告)日：2004-09-15
申请号：CN03151252.6
申请日：2003-09-26
Applicant: 中国科学院上海微系统与信息技术研究所 , 清华大学
IPC: H01L21/336 , H01L21/8234 , H01L21/84
Abstract: 本发明公开了一种制造源漏在自对准绝缘体上的纳米晶体管器件的方法，依次包括纳米侧墙的生成，以侧墙厚度定义晶体管栅的长度，以SiO2掩膜和栅的叠层为掩膜进行自对准的注氧隔离等步骤，其特征在于：(1)纳米侧墙的形成，其厚度为30～100nm；(2)以侧墙的厚度定义SiO2掩膜和多晶硅栅，SiO2掩膜厚度为100～800nm，栅的厚度为300～500nm，栅氧化层的厚度为1～30nm；(3)以多晶硅栅和其上的SiO2叠层掩模，进行源漏自对准的注氧隔离，注入离子的能量为20～200keV，剂量为1.0～7.0×1017cm－2，衬底温度为400～700℃；退火温度为1200～1375℃，退火时间为1～24个小时，退火气氛为Ar与O2的混合气体，其中O2的含量为0.1％～5％。(4)CMOS工艺完成器件的制造。
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公开(公告)号：CN1529342A
公开(公告)日：2004-09-15
申请号：CN03151253.4
申请日：2003-09-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/00
Abstract: 本发明涉及了一种采用侧墙技术制备有纳米硅通道的埋氧的方法，属于微电子技术领域，依次包括纳米侧墙的生成，以侧墙为掩模刻蚀出阻挡离子注入的掩模，离子注入和高温退火等步骤，其特征在于：(1)采用常规工艺形成纳米侧墙，其厚度为30～100nm；(2)以侧墙为掩模刻蚀下层薄膜形成阻挡离子注入的掩模，厚度为100～800nm；(3)注入离子的能量为20～200keV，相应的剂量为1.0～7.0×1017cm－2，衬底温度为400～700℃；(4)退火温度为1200～1375℃，退火时间为1～24个小时，退火气氛为Ar与O2的混合气体，其中O2的含量为0.1％～20％。采用本发明的方法可以在不用电子束曝光的条件下制备在埋氧中有纳米硅通道的SOI材料，可以在CMOS和MEMS工艺中得到应用。
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公开(公告)号：CN1431690A
公开(公告)日：2003-07-23
申请号：CN03115423.9
申请日：2003-02-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/335
Abstract: 本发明涉及一种源漏在绝缘体上的场效应晶体管(MOSFET)的制造方法，属于微电子技术领域。本发明的特征在于采用选择外延法在常规SOI MOSTET器件的沟道下方埋氧中开一个窗口，使器件的沟道和硅衬底相连接，达到电耦合与热耦合的目的。具体而言，本发明的方法包括SOI衬底顶层硅和埋氧的刻蚀；在沟道区域选择外延单晶硅；化学机械抛光平坦化；常规CMOS工艺完成器件的制造等工艺步骤。采用本发明的方法制造的源漏在绝缘体上的晶体管，具有埋氧和体硅之间界面陡峭，缺陷少等优点，保证了器件的性能，在深亚微米集成电路的制造中有一定的应用前景。
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公开(公告)号：CN112819148B
公开(公告)日：2024-08-06
申请号：CN202011638759.4
申请日：2020-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
Abstract: 本发明提供了一种基于浮栅晶体管的脉冲神经元网络，包括多节点输入单元和脉冲产生单元：所述多节点输入单元包括一多输入端浮栅晶体管，多输入端浮栅晶体管的多个栅极输入端分别连接外部的多个仿生传感器输入信号，源极接地，漏极接脉冲产生单元的正极；脉冲产生单元包括一Mott忆阻器，Mott忆阻器的负极连接工作电压，正极连接晶体管的漏极，并作为所述脉冲神经元网络的脉冲输出端。本发明给出了一种全新的电子传入神经元实现架构。该架构面向硬件神经形态脉冲神经网络的应用，实现了模拟信号到脉冲信号的转换，具有结构简单、功能多、功耗低等优点，更加适应于脉冲神经网络。
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公开(公告)号：CN118412023A
公开(公告)日：2024-07-30
申请号：CN202410669749.9
申请日：2024-05-27
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力集成电路制造有限公司
IPC: G11C11/412 , G11C11/419 , G11C7/18 , G11C7/12 , G11C7/10 , G11C5/06
Abstract: 本发明公开了一种存算一体单元结构，包括：SRAM存储单元和功能切换单元。功能切换单元包括：连接在两位线之间的第一和第二存储数据控制管，串联中间节点和第二行信号线之间的行和列信号控制管，4个控制管的栅极连接分别连接第一和第二存储节点以及第一行信号线和列信号线。行和列信号控制管截止时为存储器配置状态。多布尔逻辑运算器配置状态在预充放状态下，行信号控制管截止，列信号控制管导通，第一和第二位线的电平相同且和第二行信号线的电平相反；在运算状态下，进行运算的两行单元的行信号控制管导通，两条位线上分别输出两行存储信号的第一和第二逻辑运算结果。本发明能实现存储、多布尔逻辑运算，还能实现CAM搜索功能。
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公开(公告)号：CN112765922B
公开(公告)日：2024-04-19
申请号：CN202011639121.2
申请日：2020-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G06F30/367
Abstract: 本发明提供了一种采用SOI衬底的射频晶体管的仿真模型，包括：核心器件，所述核心器件为一晶体管，包括源极、漏极、正栅、以及SOI衬底的背栅；所述核心器件的外围电路包括：栅极电阻、栅极到接触孔的电阻、源极和漏极电阻、栅极到源极的边缘电容、栅极到源极的寄生电容、栅极到漏极的边缘电容、栅极到漏极的寄生电容、埋层氧化物层电容、源端下方的埋层氧化物电容、漏端下面的埋层氧化物电容、埋层氧化物下方的阱区域的分布式电阻、衬底部分的电阻和电容、以及背栅电阻。本发明综合考虑了FDSOI衬底的特点，重新设计了一套更适合射频FDSOI领域的合适的器件模型，对比结果显示其于测试值高度吻合。
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公开(公告)号：CN116413566A
公开(公告)日：2023-07-11
申请号：CN202111674038.3
申请日：2021-12-31
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/26
Abstract: 本发明提供了一种MOS晶体管老化模型的提取方法，包括如下步骤：建立阈值电压与界面陷阱电荷密度和固定陷阱电荷密度的关系；提取阈值电压与界面陷阱电荷密度的关系；提取恢复过程中界面陷阱积累系数；当器件处于首个应力下，近似忽略固定陷阱电荷，以界面陷阱电荷密度对阈值电压表征；器件处于首个恢复阶段，近似忽略固定电荷贡献，提取界面电荷密度随恢复时间的数值关系；后续应力阶段，提取固定电荷对应力老化阶段的贡献；后续恢复阶段，提取固定电荷对恢复阶段的贡献。本发明根据半导体器件的实际特点，在不同的电压偏置条件下针对不同类型的电荷建立相关模型，具有很好的表征能力，在多次老化循环应力下可以被固定电荷贡献度很好的表征。
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