-
公开(公告)号：CN104934530B
公开(公告)日：2018-09-21
申请号：CN201410103866.5
申请日：2014-03-19
申请人： 中芯国际集成电路制造(上海)有限公司
发明人： 张超
IPC分类号： H01L45/00
摘要： 本发明提供一种半导体器件的制造方法，涉及半导体存储技术领域。本发明的半导体器件的制造方法，将形成双沟槽隔离结构的工艺集成在标准的CMOS工艺之中，简化了半导体器件的制造工艺；并且，通过先形成浅沟槽隔离后形成深沟槽隔离的工艺优化，降低了在形成浅沟槽隔离的过程中内核区域与外围区域之间的刻蚀负载效应，提高了半导体器件的良率。
-
公开(公告)号：CN107994064A
公开(公告)日：2018-05-04
申请号：CN201610945550.X
申请日：2016-10-26
IPC分类号： H01L29/06 , H01L29/08 , H01L21/336 , H01L21/285
摘要： 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：提供半导体衬底，在所述半导体衬底中形成隔离结构；在所述半导体衬底上形成栅极结构；在所述半导体衬底的部分表面上形成半导体接触层，所述半导体接触层覆盖预定形成浅结源极和预定形成浅结漏极的区域，所述半导体接触层中包括硅元素；在所述栅极结构两侧的半导体衬底中形成所述浅结源极和所述浅结漏极；进行金属硅化物工艺，以将至少部分所述半导体接触层转变为金属硅化物层。本发明的方法，降低了插入损失，有利于控制关断电流，通过在源极和漏极上额外形成半导体接触层，来形成浅结源极和漏极，并能够降低源极和漏极的结面积。
-
公开(公告)号：CN104576661B
公开(公告)日：2017-10-20
申请号：CN201310473657.5
申请日：2013-10-11
申请人： 中芯国际集成电路制造(上海)有限公司
发明人： 张超
IPC分类号： H01L27/146 , H01L21/8238 , H01L45/00
CPC分类号： H01L27/2409 , H01L21/76224 , H01L21/763 , H01L21/8238 , H01L27/0629 , H01L27/0814 , H01L27/092 , H01L27/2463 , H01L29/0649 , H01L45/16
摘要： 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体存储技术领域。本发明的半导体器件的制造方法，通过将制造作为相变存储器的选通管的二极管的制造工艺集成在标准的CMOS工艺之中，实现了作为选通管的二极管的制造工艺与标准CMOS工艺的兼容，简化了制造工艺。本发明的半导体器件，可以采用上述半导体器件的制造方法制造，该半导体器件采用二极管作为相变存储器的选通管，因而具有大的驱动电流和高的开关速度。本发明的电子装置，由于使用了上述半导体器件，同样具有上述优点。
-
公开(公告)号：CN106158868A
公开(公告)日：2016-11-23
申请号：CN201510149093.9
申请日：2015-03-31
申请人： 中芯国际集成电路制造(上海)有限公司
发明人： 张超
IPC分类号： H01L27/112 , H01L27/102 , H01L21/8238
CPC分类号： H01L27/11213 , H01L21/02532 , H01L21/0262 , H01L21/26513 , H01L21/26586 , H01L21/76224 , H01L23/5226 , H01L23/53257 , H01L27/11293 , H01L29/0649 , H01L29/167 , H01L29/36 , H01L29/45 , H01L29/66143 , H01L29/665 , H01L29/872 , H01L27/1026 , H01L27/112
摘要： 一种掩膜式只读存储阵列、其制作方法以及掩膜式只读存储器的制作方法。对于掩膜式只读存储阵列，采用肖特基二极管作为存储单元，若干存储单元中，部分上连接有导电插塞，部分个上不连接有导电插塞。上述存储阵列的读取原理为：对于连接有导电插塞的肖特基二极管存储单元，可以通过该导电插塞对该肖特基二极管施加正向偏压，形成回路，使其导通；对于不连接有导电插塞的肖特基二极管，无法实现对该存储单元施压，无法形成回路，因而也无法实现导通；综上，从结构上实现了“0”与“1”两写入状态的区分。上述肖特基二极管一方面导通电压较小，因而读取过程能耗较小，另一方面导通依靠多数载流子，因而读取过程运行速度较快。
-
公开(公告)号：CN105870021A
公开(公告)日：2016-08-17
申请号：CN201610232295.4
申请日：2016-04-14
IPC分类号： H01L21/336 , H01L21/28
CPC分类号： H01L29/66477 , H01L21/28035
摘要： 本发明公开了一种金属氧化物半导体晶体管的制作方法，包括：提供一定义有有源区的半导体衬底，在有源区的半导体衬底表面上依次形成栅氧化层和多晶硅栅极；在所述多晶硅栅极的两侧形成栅极轻掺杂掩蔽层；以多晶硅栅极和栅极轻掺杂掩蔽层为掩膜对半导体衬底进行离子注入，形成轻掺杂漏区；在所述栅极轻掺杂掩蔽层的侧面形成侧壁层；以多晶硅栅极、栅极轻掺杂掩蔽层以及侧壁层为遮蔽，在栅极两侧的半导体衬底表面沉积形成第二层多晶硅层；透过第二层多晶硅层，进行源漏离子注入，在半导体衬底中形成源漏极。采用本发明的方案可以减小MOS管的寄生电容。
-
公开(公告)号：CN104576661A
公开(公告)日：2015-04-29
申请号：CN201310473657.5
申请日：2013-10-11
申请人： 中芯国际集成电路制造(上海)有限公司
发明人： 张超
IPC分类号： H01L27/146 , H01L21/8238 , H01L45/00
CPC分类号： H01L27/2409 , H01L21/76224 , H01L21/763 , H01L21/8238 , H01L27/0629 , H01L27/0814 , H01L27/092 , H01L27/2463 , H01L29/0649 , H01L45/16
摘要： 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体存储技术领域。本发明的半导体器件的制造方法，通过将制造作为相变存储器的选通管的二极管的制造工艺集成在标准的CMOS工艺之中，实现了作为选通管的二极管的制造工艺与标准CMOS工艺的兼容，简化了制造工艺。本发明的半导体器件，可以采用上述半导体器件的制造方法制造，该半导体器件采用二极管作为相变存储器的选通管，因而具有大的驱动电流和高的开关速度。本发明的电子装置，由于使用了上述半导体器件，同样具有上述优点。
-
公开(公告)号：CN100516292C
公开(公告)日：2009-07-22
申请号：CN200610119054.5
申请日：2006-12-04
申请人： 中芯国际集成电路制造(上海)有限公司
摘要： 本发明公开了一种检测钨化学气相淀积设备异常情况的方法，涉及钨化学气相淀积的脉冲成核层工艺。包括以下步骤：对将进行钨薄膜淀积的晶圆置于扫描工具下，得到初始微细颗粒数，在钨化学气相淀积设备中通入硅烷与六氟化钨气体进行还原反应，在晶圆表面生成钨薄膜，将表面已经生成钨薄膜的晶圆置于扫描工具下，对扫描工具设定信噪比和扫描精度对淀积过钨薄膜的晶圆表面进行扫描；将被扫描出钨薄膜表面微细颗粒数相比初始微细颗粒数增加的晶圆放入显微镜下观察，判断此微细颗粒是否气相成核钨微细颗粒以确定钨化学气相淀积设备是否出现异常。通过本发明方法可以精确地确定钨化学气相淀积设备是否出现异常，并且不影响工艺持续性。
-
公开(公告)号：CN113496877B
公开(公告)日：2024-07-16
申请号：CN202010252060.8
申请日：2020-04-01
IPC分类号： H01L21/033
摘要： 一种半导体结构的形成方法，包括：提供待刻蚀层，所述待刻蚀层包括若干第一区和第二区，第二区位于相邻的第一区之间；在待刻蚀层上形成牺牲层；在第一区上的牺牲层内形成若干第一凹槽；在第一凹槽侧壁表面形成第一侧墙；对第二区上的部分牺牲层进行改性处理，形成第一改性层，第一改性层位于相邻第一凹槽之间且与第一侧墙相接触；对第一区上的部分牺牲层进行改性处理，形成第二改性层，第二改性层位于第一区上相邻的第一凹槽之间且与第一侧墙相接触；去除牺牲层，在第一改性层、第二改性层和第一侧墙之间形成第二凹槽；形成第二凹槽之后，以第一改性层、第二改性层和第一侧墙为掩膜刻蚀待刻蚀层。所述方法提升了半导体结构的尺寸精准度。
-
公开(公告)号：CN116741727A
公开(公告)日：2023-09-12
申请号：CN202210204929.0
申请日：2022-03-02
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L23/48 , H01L23/528 , H01L21/768
摘要： 一种半导体结构及其形成方法，半导体结构包括：基底；底部介电层，位于所述基底上；底部互连层，位于所述底部介电层中；顶部介电层，位于所述底部介电层和所述底部互连层上；导电插塞，位于所述底部互连层顶部上的顶部介电层中，所述导电插塞的底部与所述底部互连层直接接触，且所述导电插塞的侧壁与所述顶部介电层直接接触；顶部互连层，位于所述导电插塞上方的顶部介电层中且与所述导电插塞相接触；顶部黏附层，位于所述顶部互连层与所述顶部介电层之间。本发明实施例优化了半导体结构的电连接性能。
-
公开(公告)号：CN113823591B
公开(公告)日：2023-06-06
申请号：CN202010561045.1
申请日：2020-06-18
IPC分类号： H01L21/768 , H01L23/528
摘要： 一种半导体结构及其形成方法，方法包括：提供基底，基底上形成有图形传递材料层；进行第一离子注入，向图形传递材料层中掺杂第一离子，形成排布方向为第一方向的第一掺杂掩膜层；在第二方向上，在第一掺杂掩膜层两侧的图形传递材料层中形成第一沟槽，露出第一掺杂掩膜层的侧壁；在第一沟槽侧壁形成掩膜侧墙；进行第二离子注入，向第一掺杂掩膜层和第一沟槽露出的部分区域的图形传递材料层中掺杂第二离子，形成第二掺杂掩膜层；去除剩余图形传递材料层，形成第二沟槽；沿第一沟槽和第二沟槽刻蚀基底，形成目标图形。本发明提高图形传递的精度。
-
-
-
-
-
-
-
-
-
搜索结果
35 条记录 (耗时 0.059 秒)
