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公开(公告)号：CN117827548A
公开(公告)日：2024-04-05
申请号：CN202410254913.X
申请日：2024-03-06
申请人： 北京超弦存储器研究院
IPC分类号： G06F11/14
摘要： 一种数据备份方法、CXL控制器、CXL模组和存储介质，涉及数据存储技术，所述CXL控制器被配置为将可读写数据存储在所述易失性存储器；将只读数据存储在所述非易失性存储器，或者存储在所述易失性存储器和所述非易失性存储器；及，在需要对所述易失性存储器中的数据进行备份的情况下，将存储在所述易失性存储器中的可读写数据刷入到所述非易失性存储器进行备份。本公开实施例只需将易失性存储器中的可读写数据刷入到非易失性存储器进行备份，需要使用的内置电容的容量也变小，在实现数据备份的同时降低了设备成本。
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公开(公告)号：CN117715419A
公开(公告)日：2024-03-15
申请号：CN202410167340.7
申请日：2024-02-06
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请公开了一种存储单元、存储器、存储器的制备方法、芯片及电子设备，属于半导体技术领域。该存储单包括沿平行于衬底的第一方向排布的第一晶体管和第二晶体管；第一晶体管的第一栅极沿垂直于衬底的第二方向延伸，第一晶体管的第二栅极和第一半导体层均沿第一方向延伸，第一栅极环绕第一半导体层，第一半导体层环绕第二栅极；第二晶体管的第三栅极沿第二方向延伸，第二晶体管的第二半导体层与第二栅极连接。本申请提供的新型结构的2T0C存储单元，有利于提高存储器的集成密度和存储密度。
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公开(公告)号：CN116234295B
公开(公告)日：2024-03-15
申请号：CN202111491380.X
申请日：2021-12-08
申请人： 北京超弦存储器研究院
发明人： 罗杰
摘要： 本申请实施例提供了一种动态随机存储单元及其制备方法、动态随机存储器。该动态随机存储单元，包括：晶体管区，包括依次层叠的栅极结构、第一绝缘层、第一导电层和金属氧化物层；电容区，包括依次层叠的第一绝缘层、第一导电层、第二绝缘层和金属氧化物层；其中，第一导电层包括相互间隔的源极结构和漏极结构，源极结构位于晶体管区，漏极结构的一部分位于晶体管区，另一部分位于电容区。本申请实施例提供的动态随机存储单元采用金属氧化物层代替传统的单晶硅材料，有效提高了动态随机存储器的性能。
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公开(公告)号：CN116209250B
公开(公告)日：2024-03-15
申请号：CN202211160499.3
申请日：2022-09-22
申请人： 北京超弦存储器研究院
摘要： 一种半导体器件及其制造方法、电子设备，半导体器件包括设置在第一衬底上的多个存储单元列，每个存储单元列均垂直于第一衬底并且由堆叠设置的多个存储单元形成，存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书中的定义相同；多条位线，均沿垂直于第一衬底的方向延伸，多个存储单元的晶体管共用一条位线；多条字线，在平行于第一衬底的平面上延伸并且垂直于半导体层的延伸方向；第一内部支撑层，设置在沿垂直于第一衬底的方向上相邻的两个半导体层的漏极区的电容区之间，电容器为网格式电容器。本申请实施例的半导体器件的存储密度大、可以获得较小的器件尺寸，采用网格式电容结构可以支撑较长的横向电容器。
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公开(公告)号：CN116207132B
公开(公告)日：2024-03-15
申请号：CN202210044694.3
申请日：2022-01-14
申请人： 北京超弦存储器研究院
发明人： 罗杰
IPC分类号： H01L29/10 , H01L29/423 , H01L29/786 , H01L21/336
摘要： 一种薄膜晶体管及其制备方法，该薄膜晶体管包括至少一个薄膜晶体管单元，一个薄膜晶体管单元包括设置在基底上的栅电极层以及有源层，所述栅电极与所述有源层绝缘，所述有源层包括第一部分和第二部分，所述第一部分位于所述栅电极层远离所述基底一侧，且所述第一部分在所述基底上的正投影与至少部分所述栅电极层在所述基底上的正投影交叠，所述第二部分位于所述栅电极层靠近所述基底一侧，且所述第二部分在所述基底上的正投影与至少部分所述栅电极层在所述基底上的正投影交叠。
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公开(公告)号：CN116206643B
公开(公告)日：2024-03-15
申请号：CN202210880274.9
申请日：2022-07-25
申请人： 北京超弦存储器研究院
IPC分类号： G11C11/401 , G11C11/4063 , G11C11/408 , G11C11/4091 , H10B12/00
摘要： 本申请实施例提供了一种动态随机存储单元、存储器、存储装置及读取方法。该动态随机存储单元包括写入晶体管和读取晶体管，写入晶体管包括与写入字线电连接的第一主栅极、与写入位线电连接的第一极以及与存储节点电连接的第二极；读取晶体管包括与存储节点电连接的第二主栅极、与读取字线电连接的第三极和与读取位线电连接的第四极；写入晶体管和/或读取晶体管包括与存储节点电连接的背栅极。本实施例中，利用背栅极与主栅极、沟道等构成存储电容，利用存储电容的稳压特性提升存储节点的电位的稳定性；并且存储节点的电位的稳定性提升使得动态随机存储单元的刷新频率降低，从而降低存储装置的功耗。
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公开(公告)号：CN116190424B
公开(公告)日：2024-03-15
申请号：CN202211310252.5
申请日：2022-10-25
申请人： 北京超弦存储器研究院
IPC分类号： H01L29/10 , H01L29/78 , H01L21/336
摘要： 本公开提供一种半导体器件及其制作方法，涉及半导体技术领域。该半导体器件包括衬底、形成于衬底的沟道区以及位于沟道区两侧的源区和漏区，其中，沟道区包括具有第一掺杂浓度的第一沟道层和具有第二掺杂浓度的第二沟道层，第一沟道层覆盖部分源区和部分漏区，第二沟道层位于第一沟道层的背离源区以及漏区的一侧，第一掺杂浓度大于第二掺杂浓度。本公开中的半导体器件通过对器件沟道区进行多步骤原位生长或单层分子掺杂，使沟道区分为具有不同掺杂浓度的内外两层，这增大了最大耗尽区宽度，可以达到降低漏电的效果。
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公开(公告)号：CN117672866A
公开(公告)日：2024-03-08
申请号：CN202311662368.X
申请日：2023-12-06
申请人： 北京超弦存储器研究院 , 北京大学
IPC分类号： H01L21/34 , C23C14/35 , C23C14/08 , C23C16/40 , C23C16/455 , C23C14/04 , C23C16/04 , H01L29/786
摘要： 本发明公开一种面向集成电路应用的氧化物晶体管的制备方法，属于集成电路微纳电子器件领域。该氧化物晶体管的器件结构包括衬底、栅电极、电介质层、氧化物有源层和源/漏电极，涉及底栅结构和顶栅结构两种类型，所述氧化物有源层采用异质结结构，其中下层氧化铟及掺杂氧化铟薄膜采用磁控溅射工艺生长，上层氧化锌及掺杂氧化锌薄膜采用原子层淀积工艺生长，表征显示，所述异质结结构氧化物有源层薄膜具有良好的界面质量。采用本发明制备的氧化物晶体管具有优异的电学性能，器件场效应迁移率超过100厘米平方/伏特·秒，器件综合特性达到国际一流水平，具有广阔的发展前景和实际应用潜力。
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公开(公告)号：CN116209281B
公开(公告)日：2024-02-23
申请号：CN202211213559.3
申请日：2022-09-30
申请人： 北京超弦存储器研究院
IPC分类号： H10B61/00 , H10N59/00 , H01L23/528 , H10B99/00 , H01L21/768
摘要： 本公开提供了一种MRAM存储器的形成方法及MRAM存储器，涉及半导体技术领域，MRAM存储器的形成方法包括：提供硅衬底和多个图案化的复合层，第一沟槽贯穿复合层并延伸至硅衬底内第一深度；形成保护层，保护层在第一沟槽中形成狭缝；基于狭缝在硅衬底内分别形成沟槽，在每个沟槽内分别形成源线；基于狭缝形成隔离层；基于被图案化的复合层形成多个垂直环栅晶体管；在每个垂直环栅晶体管上与漏极连接的金属接触垫上，形成小于金属接触垫的顶面尺寸的底接触电极。在本公开中，通过减少底接触电极与垂直环栅晶体管的接触面积，以能够形成较小面积尺寸的磁性隧道结，相对增大磁性隧道结的密度，提高芯片的存储容量。
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公开(公告)号：CN116209252B
公开(公告)日：2024-02-23
申请号：CN202211167718.0
申请日：2022-09-23
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00 , G11C5/06 , G11C11/405 , G11C11/408 , G11C11/4096
摘要： 本申请实施例提供了一种存储单元、动态存储器及电子设备。该存储单元包括存储晶体管、写入晶体管和读取晶体管；存储晶体管包括与主字线电连接的主栅极、与位线电连接的第一极、与读取节点电连接的第二极；写入晶体管包括与写入字线电连接的栅极、与读取节点电连接的第一极以及与存储节点电连接的第二极；读取晶体管包括与读取字线电连接的主栅极、与参考信号端电连接的第一极、与读取节点电连接的第二极以及与存储节点电连接的背栅极。本实施例提供的存储单元的电路设计，能够避免与相邻的存储单元发生串扰，使得数据读取的可信性提高。
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