公开(公告)号：CN102881822A

公开(公告)日：2013-01-16

申请号：CN201110195121.2

申请日：2011-07-13

Applicant: 北京大学

Inventor： 黄如 ,  唐昱 ,  蔡一茂 ,  张丽杰 ,  杨庚雨 ,  谭胜虎 ,  潘越 ,  唐粕人

IPC: H01L45/00 ,  H01L51/00

CPC classification number: H01L45/149 ,  H01L45/1675 ,  H01L51/0591

Abstract: 本发明公开了一种透明柔性阻变存储器及其制备方法，包括一透明的柔性衬底和衬底上的MIM电容结构的器件单元，所述器件单元的底层和顶层为透明柔性电极，中间功能层为聚对二甲苯透明薄膜。聚对二甲苯材料具有良好的阻变特性，器件中衬底、电极和中间功能层均采用透明柔性材料制备，得到全透明的柔性阻变存储器，可应用于透明柔性电子系统中。

公开(公告)号：CN102664235A

公开(公告)日：2012-09-12

申请号：CN201210107418.3

申请日：2012-04-12

Applicant: 北京大学

Inventor： 蔡一茂 ,  毛俊 ,  黄如 ,  谭胜虎 ,  黄英龙 ,  潘越

IPC: H01L45/00 ,  G11C13/00

CPC classification number: H01L45/1253 ,  H01L45/04 ,  H01L45/122 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/146 ,  H01L45/1608 ,  H01L45/1616 ,  H01L45/1625

Abstract: 本发明公开了一种小电极结构阻变存储器及其制备方法，属于超大集成规模中半导体阻变存储器领域。本发明的阻变存储器包括Al电极层、SiO2层、Si层，阻变层和下电极层；其中，Al电极层与阻变层通过一个或多个导电通道电连接，所述导电通道为Al经SiO2层缺陷渗入到Si层而使Si溶解于Al形成的。本方法为：首先在沉底上依次制备一下电极层、一阻变层、一Si层、一SiO2层；然后在所述SiO2层上制备一Al电极层；最后对上述所得结构进行退火处理。本方法使用常规的技术工艺成本，就可以得到很小的实际电极，降低了成本，优化了器件，用较低的代价实现更小的实际电极面积。

公开(公告)号：CN102364689A

公开(公告)日：2012-02-29

申请号：CN201110320029.4

申请日：2011-10-20

Applicant: 北京大学

Inventor： 蔡一茂 ,  梅松 ,  黄如

IPC: H01L29/423 ,  H01L21/28 ,  H01L27/115

CPC classification number: H01L29/42324 ,  H01L29/66825 ,  H01L29/7881

Abstract: 本发明提供一种闪存器件的浮栅结构及其制备方法，属于超大规模集成电路制造技术中的非易失存储器技术领域。本发明通过在标准闪存工艺中改变浮栅的制作方式，加入三步淀积，两步刻蚀和一步CMP，形成“工”字形浮栅。除此之外其他步骤都和标准闪存工艺相同。本发明可以在不增加额外的光刻板，几乎不增加工艺复杂度的情况下，有效提高耦合系数，降低相邻器件之间的串扰，对提高闪存的编程速度和可靠性有重要作用。

公开(公告)号：CN102270503A

公开(公告)日：2011-12-07

申请号：CN201110074350.9

申请日：2011-03-25

Applicant: 北京大学

Inventor： 蔡一茂 ,  黄如 ,  唐粕人 ,  秦石强

IPC: G11C16/06 ,  G11C16/02

Abstract: 本发明提供一种闪存存储器的阵列结构及其编程方法，属于超大规模集成电路制造技术中的非易失存储器技术领域。本发明的闪存存储器阵列，包括存储单元，连接存储单元的字线和位线，其中连接存储单元漏端的位线和连接存储单元控制栅的字线不是互相垂直，而是成角度交叉，每两条位线之间两个沿沟道方向相邻的存储单元的控制栅分别由两条字线控制，漏端分别由两条位线控制，源端共享。本发明还提供了该闪存存储器阵列结构的编程方法，可实现低功耗编程。

公开(公告)号：CN1870298A

公开(公告)日：2006-11-29

申请号：CN200610012188.7

申请日：2006-06-09

Applicant: 北京大学

Inventor： 单晓楠 ,  黄如 ,  蔡一茂 ,  李炎 ,  周发龙

IPC: H01L29/788 ,  H01L29/43 ,  H01L21/336 ,  H01L21/28

Abstract: 本发明提供了一种NROM闪存存储单元，属于非挥发性半导体存储器技术领域。该存储单元是由控制栅、源漏区、隧穿氧化层、存储数据的氮化硅层以及阻止氧化层组成，在控制栅的不同区域注入不同类型杂质，靠近源端和漏端的控制栅注入N型杂质，形成N+多晶硅控制栅，中间的控制栅注入P型杂质，形成P+多晶硅控制栅。多晶硅控制栅中间P+区，功函数较高，所对应的阈值电压比较高，相对普通N+注入多晶硅闪存器件来说，这段区域加在栅叠层结构以及沟道的纵向电场比较低，提高了电子在这段沟道内的横向运动速度；多晶硅控制栅两端N+区域，功函数较低，对应阈值电压也比较低，和常规N+多晶硅栅相比较，加在这部分的纵向电场并没有降低，有利于电子的收集。

公开(公告)号：CN1700474A

公开(公告)日：2005-11-23

申请号：CN200510082811.1

申请日：2005-07-08

Applicant: 北京大学

Inventor： 蔡一茂 ,  单晓楠 ,  周发龙 ,  李炎 ,  黄如 ,  王阳元

IPC: H01L27/105 ,  H01L29/788 ,  H01L21/28 ,  H01L21/8239

Abstract: 本发明提供了一种闪存存储单元的浮栅及其制备方法和一种闪存存储单元，属于非挥发性半导体存储器技术领域。与传统的闪存存储单元相比，本发明采用异质结浮栅结构，在横向上分别采用P+N+P+不同掺杂的多晶硅或者宽禁带材料+窄禁带材料+宽禁带材料结构组成浮栅，导带和价带的能级上有至少两个异质结，该异质结使浮栅的能带形成能谷。实现了闪存存储单元存储的电子被浮栅的异质结限制在浮栅的能谷中，大大地增加了闪存的保持特性。而且在相同编程环境下，大大提高了闪存单元的编程速度和效率，降低了编程功耗。

公开(公告)号：CN119993237A

公开(公告)日：2025-05-13

申请号：CN202510449782.5

申请日：2025-04-10

Applicant: 北京大学

Inventor： 王宗巍 ,  李劲杉 ,  蔡一茂 ,  张兴 ,  黄如

IPC: G11C13/00

Abstract: 本公开涉及一种存储模块、存储阵列、存储装置及存内计算编程方法。存储模块包括存储单元和存内计算单元。存储单元用于连接字线、位线和源极线，被配置为：在存储模式下，基于字线、位线和源极线执行数据编程、数据读取或数据删除。存内计算单元连接存储单元并用于连接定时字线、计算字线、计算源极线，被配置为：在存内计算模式的第一阶段，基于位线和定时字线获取存储单元的存储数据；以及，在存内计算模式的第二阶段，基于计算字线和计算源极线执行存内计算。本公开不仅能具有非易失性、高开关比、极低开启电流、在计算过程中消除直流路径以及补偿放电晶体管失配的优势，还能够有效提高存内计算的并行度、线性度和能效。

公开(公告)号：CN119855156A

公开(公告)日：2025-04-18

申请号：CN202510332312.0

申请日：2025-03-20

Applicant: 北京大学

Inventor： 王宗巍 ,  罗天阳 ,  蔡一茂 ,  张海粟

IPC: H10B43/35 ,  H10B43/20 ,  H10B43/40

Abstract: 本公开涉及一种存储器件及其制作方法；存储器件包括：衬底；源线，设于衬底上与衬底连接；多条选通线，设于源线远离衬底的一侧，多条选通线沿垂直于衬底的第一方向间隔排列；沟道结构，沿第一方向穿过多条选通线，沟道结构的底部与源线连接；沿选通线指向沟道结构的中心方向，沟道结构包括依次设置的栅绝缘层、电荷捕获层、隧穿层、沟道层和芯柱，芯柱包括沿远离源线的方向依次设置的第一隔离层、导电层和第二隔离层；位线，设于沟道结构远离源线的一侧。能够减少读取操作对存储单元的充放电时间，并降低读取操作产生的动态功耗；有利于提高存储单元的读取速度，延长存储器件的使用寿命。

公开(公告)号：CN119761439A

公开(公告)日：2025-04-04

申请号：CN202411772431.X

申请日：2024-12-04

Applicant: 北京大学

Inventor： 王宗巍 ,  罗天阳 ,  蔡一茂 ,  杨韵帆 ,  黄如

IPC: G06N3/065 ,  G11C7/10 ,  G11C7/16 ,  G11C11/16 ,  G11C11/22 ,  G11C13/00 ,  G06F7/544 ,  G06F15/78 ,  G06F17/16

Abstract: 本发明公开一种存内计算阵列及其操作方法，属于半导体和CMOS混合集成电路技术领域。本发明设计了一种基于亚阈值电流的2T1R存内计算阵列，该阵列中每个单元由一个忆阻器、一个选通管T1和一个读出管T2组成，写入和擦除操作与1T1R阵列架构类似，但通过工作在亚阈值区的晶体管T2读出，该读出管产生的读取电流较小，有利于存内计算并行度的增加，可实现100～1000量级的超高并行计算。同时读出管T2的读出电流与栅压呈指数相关，可以得到更大的开关电流比，放大了存内计算单元的读出窗口。相较于1T1R阵列架构，本发明能够实现更复杂的存内计算操作，能够灵活选择操作策略，从而实现更高效的乘累加运算。

公开(公告)号：CN119582813A

公开(公告)日：2025-03-07

申请号：CN202411708314.7

申请日：2024-11-26

Applicant: 京东方科技集团股份有限公司 ,  北京大学

Inventor： 蔡一茂 ,  项文灏 ,  王宗巍 ,  赵仕耿 ,  胡伟 ,  刘力行 ,  陈雪 ,  周莉 ,  王磊

IPC: H03K5/13

Abstract: 本申请公开了一种分频电路，包括输入模块、第一延迟模块、第二延迟模块以及第三延迟模块；第一延迟模块用于响应于输入模块的第一电平状态，基于输入模块的正输出端的电平值输出第一信号；第二延迟模块用于响应于输入模块的第二电平状态，基于输入模块的负输出端的电平值输出第二信号；第三延迟模块用于基于输入模块的正输出端的输出信号生成第一倍频信号，并基于第一倍频信号输出第三信号；其中，第一倍频信号的频率与输入模块的正输出端的输出信号的频率的比值为预设整数。可以通过各个延迟模块对输入模块的不同输出信号的不同处理方式，使得分频电路的各个输出信号的占空比不同，从而解决了分频电路在高速高精度时钟应用中存在的失配问题。