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公开(公告)号：CN115019858A
公开(公告)日：2022-09-06
申请号：CN202210197726.3
申请日：2022-03-02
Applicant: 意法半导体(格勒诺布尔2)公司 , 意法半导体股份有限公司
Abstract: 本公开的实施例涉及非易失性相变存储器装置及相关行解码方法。在一个实施例中，非易失性存储器装置包括存储阵列，该存储阵列包括多个存储部分，每个存储部分具有相应的多个按行和列布置的存储器单元，其中存储器部分布置成组，存储器部分的每个组具有布置为行的多个相应存储器部分和延伸穿过相应存储器部分的多个相应字线，其中存储器部分的组的所述存储器单元耦合到相应字线和行解码器，行解码器包括被配置为执行选择的预解码级，在预解码级中，行解码器选择延伸穿过存储器部分的组的字线，并且取消选择延伸穿过存储器部分的组的其他字线，以及随后的取消选择，在该取消选择中，行解码器取消选择延穿过存储器部分的组的所有字线。
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公开(公告)号：CN110838309A
公开(公告)日：2020-02-25
申请号：CN201910753946.8
申请日：2019-08-15
Applicant: 意法半导体股份有限公司
Abstract: 本公开的实施例涉及用于读出放大器的浮置升压预充电方案。一种感测结构包括：读出放大器核，其被配置为将测量电流与参考电流进行比较；共源共栅晶体管，其耦合到读出放大器核并且被配置为耦合到负载；开关，其耦合在共源共栅晶体管的偏置电压节点和控制端子之间；本地电容器，其具有耦合到共源共栅晶体管的控制端子的第一端子；第一晶体管，其耦合在本地电容器的第二端子和参考端子之间；以及控制电路，其耦合到第一晶体管的控制端子，该控制电路被配置为将本地电容器与参考端子断开以在共源共栅晶体管的控制端子中产生电压过冲，并且在将本地电容器与参考端子断开之后，通过调整第一晶体管的控制端子的电压来限制或减少电压过冲。
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公开(公告)号：CN109658966A
公开(公告)日：2019-04-19
申请号：CN201811180366.6
申请日：2018-10-10
Applicant: 意法半导体股份有限公司
Abstract: 本公开的实施例涉及非易失性存储器件的读取电路和方法。感测放大器电路可以与具有存储器阵列的非易失性存储器器件一起使用，该存储器阵列具有布置在字线和位线中并且耦合到相应源极线的存储器单元。该电路具有第一电路分支和第二电路分支，其在对存储在存储器单元中的数据的读取步骤期间在相应的第一比较输入和第二比较输入上接收来自与存储器单元相关联的位线的单元电流和参考电流，所述参考电流在差分读取操作中来自参考位线或者在单端读取操作中来自参考电流发生器。在数据读取步骤期间，第一和第二电路分支根据单元电流和参考电流之间的差值产生第一输出电压和第二输出电压。
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公开(公告)号：CN101615050A
公开(公告)日：2009-12-30
申请号：CN200910140925.5
申请日：2009-05-13
Applicant: 意法半导体股份有限公司
IPC: G05F3/30
CPC classification number: G05F3/30
Abstract: 说明了一种用于特别为电源电压低于1V的应用生成温度补偿电压基准的电路，该类型的电路包括至少一个带隙电压发生器电路，该发生器电路被插入到第一和第二电压基准之间并包括运算放大器，该运算放大器具有连接到输入级的第一和第二输入端子，该输入级耦联到第一和第二输入端子，并且具有至少一对第一和第二双极晶体管，用于生成与温度成比例的第一电压分量。电路包括连接到带隙电压发生器电路的控制模块，向该第一控制节点供应偏置电压值，偏置电压值包括至少一个随着温度增加的电压分量，以用于补偿第一和第二双极晶体管的基极－发射极电压的变动并且确保运算放大器的一对输入晶体管的开启。电路具有适合于供应温度补偿电压值的输出端子。
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公开(公告)号：CN210052530U
公开(公告)日：2020-02-11
申请号：CN201921324397.4
申请日：2019-08-15
Applicant: 意法半导体股份有限公司
Abstract: 本公开的实施例涉及感测结构和非易失性存储器。一种感测结构包括：读出放大器核，其被配置为将测量电流与参考电流进行比较；共源共栅晶体管，其耦合到读出放大器核并且被配置为耦合到负载；开关，其耦合在共源共栅晶体管的偏置电压节点和控制端子之间；本地电容器，其具有耦合到共源共栅晶体管的控制端子的第一端子；第一晶体管，其耦合在本地电容器的第二端子和参考端子之间；以及控制电路，其耦合到第一晶体管的控制端子，该控制电路被配置为将本地电容器与参考端子断开以在共源共栅晶体管的控制端子中产生电压过冲，并且在将本地电容器与参考端子断开之后，通过调整第一晶体管的控制端子的电压来限制或减少电压过冲。(ESM)同样的发明创造已同日申请发明专利
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Patent Agency Ranking
公开(公告)号：CN209625798U
公开(公告)日：2019-11-12
申请号：CN201920347691.0
申请日：2019-03-19
Applicant: 意法半导体股份有限公司
Inventor： A·康特
IPC: G11C11/4097
Abstract: 本公开的实施例涉及存储器设备和电子装置。本文中描述了一种可以在不同的读取模式之间切换的非易失性存储器设备。特别地，存储器设备包括多个存储器单元，并且可替换地实现差分类型的读取和单端类型的读取。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN209488552U
公开(公告)日：2019-10-11
申请号：CN201920289758.X
申请日：2019-03-07
Applicant: 意法半导体股份有限公司
IPC: H03K19/0185 , H03K19/20 , G11C16/06 , G11C16/20
Abstract: 本公开涉及具有两域电平移位能力的电平移位器电路与存储设备。例如，一种电平移位器电路，其被配置为移位在第一电压范围内切换的输入信号以相应地生成在高于第一电压范围的第二电压范围内切换的第一输出信号。该电平移位器电路包括锁存核心，其具有：锁存输入和输出端子；电源线，被配置为由电源电压供电；以及参考线，被配置为耦合至参考电压。电容耦合元件耦合至锁存核心的锁存输入和输出端子。驱动级被配置为利用基于输入信号生成的偏置信号来偏置电容耦合元件。去耦级被配置为通过电容耦合元件由驱动级驱动，以在输入信号的切换期间使电源线与电源电压去耦以及使参考线与参考电压去耦。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN209312440U
公开(公告)日：2019-08-27
申请号：CN201822126186.1
申请日：2018-12-18
Applicant: 意法半导体股份有限公司
Inventor： A·康特
Abstract: 本实用新型的实施例涉及非易失性存储器器件。在实施例中，一种非易失性存储器器件包括分成多个区块的存储器阵列、以及包括与相应区块组相关联的主行解码单元的行解码器。经解码的行还包括本地行解码单元，每个本地行解码单元与相应区块相关联以用于基于经解码的地址信号和偏置信号来执行对应字线的选择和偏置。每个本地行解码单元具有被耦合到字线集合的逻辑组合模块，并且对于每个字线包括用于选择字线的下拉级和上拉级。备选地，上拉级当字线未被选择时在强偏置条件下朝向区块电源电压被动态偏置，或者当字线被选择时在弱偏置条件下被动态偏置。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN209087411U
公开(公告)日：2019-07-09
申请号：CN201821642156.X
申请日：2018-10-10
Applicant: 意法半导体股份有限公司
Abstract: 本实用新型涉及感测放大器电路以及非易失性存储器件，其中感测放大器电路可以与具有存储器阵列的非易失性存储器器件一起使用，该存储器阵列具有布置在字线和位线中并且耦合到相应源极线的存储器单元。该电路具有第一电路分支和第二电路分支，其在对存储在存储器单元中的数据的读取步骤期间在相应的第一比较输入和第二比较输入上接收来自与存储器单元相关联的位线的单元电流和参考电流，所述参考电流在差分读取操作中来自参考位线或者在单端读取操作中来自参考电流发生器。在数据读取步骤期间，第一和第二电路分支根据单元电流和参考电流之间的差值产生第一输出电压和第二输出电压。
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公开(公告)号：CN215298057U
公开(公告)日：2021-12-24
申请号：CN202120948556.9
申请日：2021-05-06
Applicant: 意法半导体股份有限公司
Inventor： A·康特
IPC: G05F3/26
Abstract: 本公开涉及用于生成带隙基准电压的装置和设备。一种装置包括：电流镜，通过控制开关耦合到放大器的输出；多个电容器，该多个电容器中的每个电容器耦合到电流镜的支腿和对应控制开关的共用节点；第一偶极子，耦合到放大器的第一输入；第二偶极子，耦合到放大器的第二输入；第三偶极子，耦合到被配置成生成带隙基准电压的装置的输出；以及开关组，耦合在电流镜与偶极子之间。
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