公开(公告)号：CN114256262A

公开(公告)日：2022-03-29

申请号：CN202111105617.6

申请日：2021-09-22

申请人： 三星电子株式会社

发明人： 李珍秀 ,  蔡弘植 ,  金润洙 ,  金泰均 ,  曹仑廷

IPC分类号： H01L27/11524 ,  H01L27/11529 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

摘要： 本发明提供一种半导体器件，该半导体器件包括：多个半导体图案，在第一方向上间隔开；多个模制绝缘层，在所述多个半导体图案之间；多个硅化物图案，接触所述多个半导体图案；以及多个第一金属导电膜，在所述多个模制绝缘层之间并连接到相应的硅化物图案，其中每个硅化物图案包括面对半导体图案的第一侧壁和面对第一金属导电膜的第二侧壁，硅化物图案的第一侧壁和硅化物图案的第二侧壁在第一方向上延伸，硅化物图案的第一侧壁和硅化物图案的第二侧壁是弯曲表面。

公开(公告)号：CN114220817A

公开(公告)日：2022-03-22

申请号：CN202111385212.2

申请日：2021-11-22

申请人： 长江存储科技有限责任公司

发明人： 沈保家 ,  王启光

IPC分类号： H01L27/11568 ,  H01L27/1157 ,  H01L27/11582

摘要： 本发明提供了一种存储器及其制作方法。其中，所述存储器包括：堆叠结构；贯穿所述堆叠结构的存储沟道孔；位于所述存储沟道孔侧壁的电荷捕获层；其中，所述电荷捕获层包括沿所述存储沟道孔径向依次层叠设置的第一部分和第二部分；所述第二部分中第一元素的含量大于所述第一部分中第一元素的含量。

公开(公告)号：CN114203809A

公开(公告)日：2022-03-18

申请号：CN202110659620.6

申请日：2021-06-15

申请人： 爱思开海力士有限公司

发明人： 李南宰

IPC分类号： H01L29/423 ,  H01L23/538 ,  H01L27/11568 ,  H01L27/11578 ,  H01L21/768 ,  H01L21/28

摘要： 提供一种存储装置及该存储装置的制造方法。所述存储装置包括：第一栅极导电图案，其包括第一水平部分、第二水平部分以及连接到第一水平部分的一个端部的第三水平部分；第一绝缘图案，其布置在第一栅极导电图案的第一水平部分和第二水平部分之间；以及第二栅极导电图案，其包括第一水平部分、第二水平部分以及连接到第二栅极导电图案的第二水平部分的一个端部的第三水平部分；第一栅极接触结构，其在接触区域上竖向延伸，该第一栅极接触结构在穿透第一栅极导电图案的第三水平部分的同时与第一栅极导电图案接触。

公开(公告)号：CN114203717A

公开(公告)日：2022-03-18

申请号：CN202010945794.4

申请日：2020-09-10

申请人： 旺宏电子股份有限公司

发明人： 叶腾豪 ,  胡志玮 ,  吕函庭 ,  李冠儒

IPC分类号： H01L27/11568 ,  H01L27/11578 ,  H01L27/11582

摘要： 本发明提供一种存储器装置。存储器装置包含堆叠结构、管状元件、导电柱与多个存储器单元。管状元件包含虚设通道层，且管状元件贯穿该堆叠结构。导电柱被管状元件围绕，且导电柱延伸超过虚设通道层的底表面。多个存储器单元在堆叠结构中并电性连接至导电柱。

公开(公告)号：CN114203709A

公开(公告)日：2022-03-18

申请号：CN202110556696.6

申请日：2021-05-21

申请人： 铠侠股份有限公司

发明人： 中木宽

IPC分类号： H01L27/11519 ,  H01L27/11524 ,  H01L27/11529 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11582 ,  H01L27/11556

摘要： 实施方式提供一种能够提高可靠性的半导体存储装置及其制造方法。根据实施方式，半导体存储装置包含：多个第1配线层(WL)，沿第1方向(Z方向)积层；第1存储器柱(MP)，包含在多个第1配线层的内部沿第1方向延伸的第1半导体层(29)；第2配线层(39)，配置在第1半导体层的上方；第2半导体层(33)，包含配置在第1半导体层与第2配线层之间的第1部分(33a)、向第1半导体层的上方延伸的第2部分(33b)、及设置在第2部分上的第3部分(33c)；第1绝缘层(37)，配置在第1部分与第2配线层之间及第2部分与第2配线层之间；及第2绝缘层(40)，设置在第1绝缘层上，且与第2部分的一部分相接。

公开(公告)号：CN114188338A

公开(公告)日：2022-03-15

申请号：CN202110163155.7

申请日：2021-02-05

申请人： 铠侠股份有限公司

发明人： 楢崎亮太 ,  蔡伟立 ,  永嶋贤史 ,  石川贵之 ,  嶋田裕介 ,  韩业飞

IPC分类号： H01L27/11568 ,  H01L27/11582 ,  H01L27/11521 ,  H01L27/11556

摘要： 实施方式提供一种能够实现高集成化的半导体存储装置。实施方式的半导体存储装置具备：第1、第2、第3导电层，在第1方向上延伸且在第2方向上排列；多个第1半导体层及第1、第2电荷蓄积部，设置在第1、第2导电层之间；第2、第3绝缘层，设置在相邻2个第1、第2电荷蓄积部之间；多个第2半导体层及第3、第4电荷蓄积部，设置在第2、第3导电层之间；以及第5、第6绝缘层，设置在相邻2个第3、第4电荷蓄积部之间。在第1导电层的与第2绝缘层的对向面、及第2导电层的与第3绝缘层的对向面，设置有包含氮(N)及钛(Ti)中至少一种的势垒导电膜。在第2导电层的与第5绝缘层的对向面、及第3导电层的与第6绝缘层的对向面，未设置包含氮(N)及钛(Ti)中至少一种的势垒导电膜。

公开(公告)号：CN114141774A

公开(公告)日：2022-03-04

申请号：CN202111282538.2

申请日：2021-11-01

申请人： 长江存储科技有限责任公司

发明人： 张中 ,  王迪 ,  周文犀

IPC分类号： H01L27/115 ,  H01L27/11556 ,  H01L27/11521 ,  H01L27/11582 ,  H01L27/11568

摘要： 本发明提供一种半导体器件及其制备方法。制备方法包括：提供衬底；在衬底上形成堆叠结构，堆叠结构包括多个堆叠对，其中，堆叠结构包括第一阵列区、第二阵列区以及设置在第一阵列区和第二阵列区之间的第一连接区，第一连接区包括在第一方向上依次设置的多个子连接区域；刻蚀多个子连接区域上的堆叠结构以形成多个初始阶梯块，每个初始阶梯块包括第一初始部分与第二初始部分，第一初始部分与第二初始部分具有高度差；对多个初始阶梯块进行刻蚀以形成多个依次设置的台阶块，台阶块中的台阶包括至少两个堆叠对。本申请的两个堆叠对形成一个台阶，台阶的阶梯角落里不会有残留物残留，台阶块后续的操作空间较大。

公开(公告)号：CN114121788A

公开(公告)日：2022-03-01

申请号：CN202111398492.0

申请日：2021-11-24

申请人： 华虹半导体(无锡)有限公司

发明人： 李小康 ,  张继亮

IPC分类号： H01L21/768 ,  H01L27/11521 ,  H01L27/11568

摘要： 本发明提供一种或非闪存器件的制作方法，包括以下步骤：S1、淀积形成ONO层，ONO层包括第一氧化物层、氮化物层和第二氧化物层；S2、进行湿法刻蚀以去除第二氧化物层的局部；S3、对ONO层进行干法刻蚀以形成侧墙。本发明可以保证SAS区域填满，避免SAS void；并且使得ILD填充明显改善。

公开(公告)号：CN114078875A

公开(公告)日：2022-02-22

申请号：CN202110507205.9

申请日：2021-05-10

申请人： 三星电子株式会社

发明人： 金灿镐

IPC分类号： H01L27/11563 ,  H01L27/11573 ,  H01L27/11568

摘要： 本公开涉及包括擦除晶体管的非易失性存储装置。该非易失性存储装置包括位线、源极线、单元沟道结构、栅电极结构、擦除沟道结构和擦除选择线。位线设置在单元区域的第一端部处，并沿第一水平方向布置且沿第二水平方向延伸。源极线设置在单元区域的第二端部处并且沿第二水平方向延伸。单元沟道结构设置在单元区域的单元串区中，并且各自连接在位线和源极线之间。擦除沟道结构设置在单元区域的接触区中，并且各自连接在位线和源极线之间。擦除沟道结构包括擦除晶体管。擦除选择线设置在接触区中以形成擦除晶体管的栅电极。

公开(公告)号：CN114068576A

公开(公告)日：2022-02-18

申请号：CN202111281976.7

申请日：2021-11-01

申请人： 长江存储科技有限责任公司

发明人： 张中 ,  王迪 ,  周文犀

IPC分类号： H01L27/11582 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11556 ,  H01L27/11521 ,  H01L27/11524

摘要： 本发明提供一种三维存储器及其制备方法。制备方法包括：在衬底上形成堆叠结构，堆叠结构包括第一阵列区、第二阵列区以及第一连接区，第一连接区包括在第一方向上设置的多个功能区域，功能区域包括在第二方向上设置的两个子连接区域；刻蚀多个子连接区域上的堆叠结构以形成多个初始阶梯块，多个初始阶梯块呈两排设置，在第一方向上，每个初始阶梯块的第一初始部分与第二初始部分具有高度差；在第二方向上，相邻的两个初始阶梯块之间具有高度差；对多个初始阶梯块进行刻蚀以形成多个依次设置的台阶块，在第二方向上，台阶块呈两排设置，台阶块中的台阶包括至少四个堆叠对。本发明的台阶角落里不会有残留物残留，台阶块后续的操作空间较大。