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公开(公告)号：CN112242437A
公开(公告)日：2021-01-19
申请号：CN202010211140.9
申请日：2020-03-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/51 , H01L29/78 , H01L21/28 , H01L21/336
Abstract: 本发明实施例关于半导体装置，其包括基板，以及位于基板上的第一间隔物与第二间隔物。半导体装置包括位于第一间隔物与第二间隔物之间的栅极堆叠。栅极堆叠包括栅极介电层，其具有形成于基板上的第一部分，以及形成于第一间隔物与第二间隔物上的第二部分。第一部分包括结晶材料，且第二部分包括非晶材料。栅极堆叠还包括栅极位于栅极介电层的第一部分与第二部分上。
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公开(公告)号：CN111129148A
公开(公告)日：2020-05-08
申请号：CN201911053141.9
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 一种半导体装置的形成方法，包括：提供第一晶体管，其包含第一栅极结构以及与第一栅极结构相邻的源极/漏极结构。沿着位于源极/漏极结构上的接点开口的侧壁表面形成空洞。在形成空洞之后，沉积牺牲层于空洞中包含的接点开口的侧壁表面与下表面上，其中牺牲层填入空洞。沿着接点开口的下表面移除牺牲层的第一部分，以露出源极/漏极结构的一部分。形成金属插塞于露出的源极/漏极结构的部分上。移除牺牲层的保留部分，以形成气隙于金属插塞与第一栅极结构之间。之后沉积密封层于气隙上，以形成气隙间隔物。
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公开(公告)号：CN111128743A
公开(公告)日：2020-05-08
申请号：CN201911051169.9
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 一种半导体配置的制造方法，包括在半导体层上形成鳍片。形成栅极结构于鳍片的第一部分之上。移除鳍片邻近于第一部分的第二部分、以及于鳍片的第二部分下方的半导体层的一部分以定义凹槽。形成应力诱发材料于凹槽中。形成第一半导体材料于凹槽中的应力诱发材料之上。第一半导体材料与应力诱发材料不同。
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公开(公告)号：CN110957364A
公开(公告)日：2020-04-03
申请号：CN201910893164.4
申请日：2019-09-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 本公开实施例提供半导体装置，此半导体装置包含栅极结构、间隔结构、及形成于半导体层表面上的源极/漏极结构。栅极结构包含介电结构、金属结构、及绝缘结构。介电结构形成于半导体层表面上。金属结构底端接触介电结构顶端。绝缘结构底端接触金属结构顶端，且绝缘结构于金属结构顶端之上突出。间隔结构配置为在绝缘结构底端下方延伸，且接触金属结构侧壁。间隔结构配置为隔开栅极结构与源极/漏极结构。源极/漏极结构包含源极/漏极掺杂结构、硅化物结构、以及金属接触插塞。
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公开(公告)号：CN110875189A
公开(公告)日：2020-03-10
申请号：CN201910800913.4
申请日：2019-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/06
Abstract: 半导体装置的形成方法包含形成沟槽以露出源极/漏极(S/D)部件，其中S/D部件通过栅极间隔物与金属栅极结构隔开。此方法还包含移除栅极间隔物以形成气隙，以及在沟槽中形成第一介电层，其中第一介电层部分地填充气隙。此方法也包含在沟槽中的第一介电层上形成第二介电层，以及在S/D部件和第二介电层上形成S/D接点，其中第二介电层与第一介电层不同。在形成S/D接点之后，移除第一介电层以延伸气隙，以及在移除第一介电层之后，形成第三介电层以密封气隙。
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Patent Agency Ranking
公开(公告)号：CN109786252A
公开(公告)日：2019-05-21
申请号：CN201811241785.6
申请日：2018-10-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/8234
Abstract: 提供半导体装置与其形成方法。上述方法包括形成栅极结构于鳍状结构上。上述方法还包括形成多个第一栅极间隔物于栅极结构其两侧的侧壁上。上述方法还包括形成多个源极/漏极结构于鳍状结构中，且源极/漏极结构与第一栅极间隔物相邻。上述方法还包括在源极/漏极结构的上表面与第一栅极间隔物的外侧侧壁上进行表面处理工艺。上述方法还包括沉积接点蚀刻停止层于源极/漏极结构与第一栅极间隔物上。接点蚀刻停止层的第一部分以第一沉积速率沉积在源极/漏极结构的上表面上。接点蚀刻停止层的第二部分以第二沉积速率沉积在第一栅极间隔物的外侧侧壁上。
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公开(公告)号：CN109768086A
公开(公告)日：2019-05-17
申请号：CN201811036916.7
申请日：2018-09-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/66803 , H01L21/02532 , H01L21/02636 , H01L21/823431 , H01L21/823821 , H01L21/845 , H01L27/1211 , H01L29/42384 , H01L29/66545 , H01L29/66795 , H01L29/785 , H01L29/7851
Abstract: 本发明是半导体结构。鳍状场效晶体管装置的外延结构包括基板、具有两个鳍状物的鳍状结构、沿着鳍状物的侧壁形成的内侧鳍状物间隔物与外侧鳍状物间隔物、以及形成于鳍状物周围的隔离区。鳍状场效晶体管装置亦包含栅极结构形成于鳍状结构上，以及外延结构形成于源极/漏极区中的鳍状结构上。外延结构的形成方法为合并鳍状物与至少一外延半导体层，并包括气隙。气隙的体积取决于内侧鳍状物间隔物的高度与分隔距离。
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公开(公告)号：CN105990233B
公开(公告)日：2019-04-12
申请号：CN201510046970.X
申请日：2015-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L29/78 , H01L29/32
Abstract: 本发明公开了FinFET以及用于形成FinFET的方法。在方法中，在衬底中形成第一沟槽。然后在第一沟槽中形成第一隔离区。在第一隔离区之间外延生长外延区。通过在所述外延区中进行蚀刻来形成第二沟槽，形成多个鳍。在第二沟槽中形成第二隔离区。一种结构，包括：衬底；位于衬底上的第一鳍；位于第一鳍上方的栅极电介质；以及位于栅极电介质上方的栅电极。第一鳍包括外延层，外延层具有小于1*104cm‑3的堆垛层错缺陷密度。
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公开(公告)号：CN109427670A
公开(公告)日：2019-03-05
申请号：CN201711276669.3
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 一种方法包括形成从衬底延伸的两个鳍，每个鳍具有沟道区和两个源极/漏极(S/D)区；形成在相应的沟道区处接合每个鳍的栅极堆叠件；在栅极堆叠件的顶面和侧壁表面上方且在鳍的S/D区的顶面和侧壁表面上方沉积一个或多个介电层；以及对一个或多个介电层实施蚀刻工艺。该蚀刻工艺同时在栅极堆叠件的顶面上方产生聚合物层，导致鳍的S/D区的顶面和侧壁表面暴露，并且栅极堆叠件的大部分侧壁表面仍被一个或多个介电层覆盖。该方法还包括在鳍的S/D区的顶面和侧壁表面上方生长一个或多个外延层。本发明实施例涉及周围包裹的外延结构和方法。
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公开(公告)号：CN109427655A
公开(公告)日：2019-03-05
申请号：CN201711290392.X
申请日：2017-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/538
Abstract: 一种器件和形成方法，器件包括：导线，设置在衬底上方；第一介电层，设置在衬底上方并且与导线共面；第二介电层和第三介电层，第二介电层设置在导线上方，第三介电层设置在第一介电层上方；以及通孔，延伸穿过第二介电层并且连接至导线。第二介电层和第三介电层共面，并且第二介电层和第三介电层具有不同的组分。在一些实施例中，在导线上选择性地沉积第二介电层。本发明的实施例还涉及半导体器件的互连结构及其制造方法。
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