公开(公告)号：CN113725255B

公开(公告)日：2024-11-29

申请号：CN202110911963.7

申请日：2021-08-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄致凡 ,  沈香谷 ,  王良玮 ,  陈殿豪 ,  陈燕铭

IPC: H10B61/00

Abstract: 半导体结构包括位于第二金属层正上方的第三金属层，该第二金属层位于第一金属层上方。该第二金属层包括位于存储区中的磁隧道结(MTJ)器件和位于逻辑区中的第一导电部件。每个MTJ器件包括位于底电极和底电极上方的MTJ堆叠件。该第三金属层包括电连接至第一导电部件的第一通孔、以及位于MTJ器件的MTJ堆叠件上方并电连接至该MTJ堆叠件的槽通孔。该槽通孔占据从MTJ器件中的第一个向MTJ器件中的最后一个连续横向延伸的空间。该第一通孔与槽通孔一样薄或更薄。该第三金属层还包括分别电连接至第一通孔和槽通孔的第二导电部件和第三导电部件。本申请的实施例还涉及形成半导体结构的方法。

公开(公告)号：CN110957367B

公开(公告)日：2023-09-22

申请号：CN201910915503.4

申请日：2019-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 柳依秀 ,  杨丰诚 ,  李宗霖 ,  李威养 ,  陈燕铭 ,  陈彦廷

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336

Abstract: 半导体结构包括第一器件和第二器件。第一器件包括：形成在有源区域上方的第一栅极结构和与第一栅极结构相邻设置的第一空气间隔件。第二器件包括：形成在隔离结构上方的第二栅极结构和与第二栅极结构相邻设置的第二空气间隔件。第一空气间隔件和第二空气间隔件具有不同的尺寸。本发明的实施例还涉及半导体器件和形成半导体器件的方法。

公开(公告)号：CN111128741B

公开(公告)日：2023-09-19

申请号：CN201911046623.1

申请日：2019-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈彦廷 ,  李威养 ,  杨丰诚 ,  陈燕铭

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/28 ,  H01L27/092

Abstract: 本发明公开了一种包括气态间隔件的半导体器件及其形成方法。在一个实施例中，一种方法，包括：在衬底上形成栅极叠层；在所述栅极叠层的侧壁上形成第一栅极间隔件；在所述第一栅极间隔件上形成第二栅极间隔件；移除所述第二栅极间隔件的一部分，保留所述第二栅极间隔件的至少一部分；移除所述第一栅极间隔件，以形成第一开口；以及在移除所述第一栅极间隔件后，通过所述第一开口移除所述第二栅极间隔件的所述保留部分。

公开(公告)号：CN109712957B

公开(公告)日：2022-12-16

申请号：CN201810211593.4

申请日：2018-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄致凡 ,  白志阳 ,  萧远洋 ,  萧琮介 ,  陈蕙祺 ,  陈殿豪 ,  陈燕铭

IPC: H01L23/522

Abstract: 提供金属‑绝缘层‑金属电容结构与其形成方法。金属‑绝缘层‑金属电容结构包括基板、底电极层、第一介电层、顶电极层、与第一介电间隔物。底电极层位于基板上。第一介电层位于底电极层上。顶电极层位于第一介电层上。第一介电间隔物位于底电极层其两侧的侧壁上。第一介电层具有第一介电常数。第一介电间隔物具有第二介电常数，且第二介电常数低于第一介电常数。

公开(公告)号：CN109585549B

公开(公告)日：2022-05-31

申请号：CN201711270130.7

申请日：2017-12-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江国诚 ,  王志豪 ,  程冠伦 ,  陈燕铭

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/336

Abstract: 一种在衬底上形成鳍式场效应晶体管(finFET)的方法包括：在衬底上形成鳍结构以及在衬底上形成浅沟槽隔离(STI)区域。鳍结构的第一鳍部分和第二鳍部分在STI区域的顶面上方延伸。所述方法还包括对第一鳍部分进行氧化以将第一鳍部分的第一材料转换为第二材料。所述第二材料不同于第一鳍部分的第一材料和第二鳍部分的材料。所述方法还包括在氧化的第一鳍部分和第二鳍部分上形成氧化物层，以及在氧化物层上形成第一多晶硅结构和第二多晶硅结构。本发明的实施例还涉及finFET及其形成方法。

公开(公告)号：CN110729247B

公开(公告)日：2022-05-03

申请号：CN201910637637.4

申请日：2019-07-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖韦仁 ,  陈燕铭 ,  李宗霖

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/78

Abstract: 本发明的实施例提供了制造半导体结构的方法的一个实施例。该方法包括在半导体衬底上形成复合应力层，其中复合应力层的形成包括形成具有第一压缩应力的介电材料的第一应力层和在第一应力层上形成具有第二压缩应力的介电材料的第二应力层，第二压缩应力大于第一压缩应力；以及使用复合应力层作为蚀刻掩模，图案化半导体衬底以形成鳍有源区域。本发明的实施例还涉及半导体结构和形成集成电路结构的方法。

公开(公告)号：CN108735604B

公开(公告)日：2021-07-23

申请号：CN201710957976.1

申请日：2017-10-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李凯璿 ,  游佳达 ,  杨正宇 ,  王圣祯 ,  赖柏宇 ,  卢柏全 ,  徐志安 ,  杨世海 ,  杨丰诚 ,  陈燕铭

IPC: H01L21/336 ,  H01L29/78

Abstract: 一种方法包括在半导体鳍上形成栅极介电层，以及在栅极介电层上方形成栅电极。栅电极在半导体鳍的侧壁和顶面上延伸。在栅电极的侧壁上选择性地沉积栅极间隔件。栅极介电层的暴露部分不含有与用于形成沉积在其上的栅极间隔件相同的材料。该方法还包括使用栅极间隔件作为蚀刻掩模来蚀刻栅极介电层，以暴露半导体鳍的部分，并且基于半导体鳍形成外延半导体区。本发明的实施例还涉及晶体管的形成方法。

公开(公告)号：CN113053882A

公开(公告)日：2021-06-29

申请号：CN202110151249.2

申请日：2021-02-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 许智育 ,  陈建豪 ,  陈嘉伟 ,  廖善美 ,  陈蕙祺 ,  梁育嘉 ,  林士豪 ,  林揆伦 ,  游国丰 ,  杨丰诚 ,  陈燕铭

IPC: H01L27/088 ,  H01L27/092 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/11

Abstract: 一种晶体管包括具有第一栅极介电层和第二栅极介电层的栅极结构。第一栅极介电层设置在衬底上方。第一栅极介电层包含具有第一介电常数的第一类型的介电材料。第二栅极介电层设置在第一栅极介电层上方。第二栅极介电层包含具有第二介电常数的第二类型的介电材料。第二介电常数大于第一介电常数。第一介电常数和第二介电常数各自大于氧化硅的介电常数。本发明的实施例还涉及半导体器件及其形成方法。

公开(公告)号：CN113013089A

公开(公告)日：2021-06-22

申请号：CN202011508348.3

申请日：2020-12-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈彦廷 ,  李威养 ,  杨丰诚 ,  陈燕铭

IPC: H01L21/768 ,  H01L21/8234

Abstract: 本发明实施例公开了一种半导体装置及半导体装置的制造方法，并针对形成用于相邻鳍式场效晶体管(finFET)的源极/漏极接触插塞。相邻鳍式场效晶体管的源极/漏极区域嵌入层间介电质中，并通过隔离(isolating)相邻鳍式场效晶体管的栅极电极的切割金属栅极(cut‑metal gate，CMG)结构的隔离区域分隔(separated)。前述方法包括使隔离区域凹入；及形成穿过层间介电质的接触插塞开口，以经由接触插塞开口暴露设置在源极/漏极区域上方的接触蚀刻停止层的一部分，且接触蚀刻停止层与隔离区域的材料不同。一旦经暴露，则移除接触蚀刻停止层的一部分，并在接触插塞开口中形成导电材料。导电材料与相邻鳍式场效晶体管的源极/漏极区域接触并与隔离区域接触。

公开(公告)号：CN109427683B

公开(公告)日：2021-04-06

申请号：CN201711229436.8

申请日：2017-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡宗裔 ,  陈燕铭 ,  陈殿豪 ,  蔡瀚霆 ,  李宗霖 ,  何嘉政 ,  林铭祥

IPC: H01L21/8238

Abstract: 本揭示内容公开了一种形成半导体装置的方法。方法包括提供具有基板和在基板之上的硬罩幕层的装置；形成心轴于硬罩幕层之上；沉积材料层于心轴的多个侧壁上；植入掺杂剂到材料层中；使用心轴和材料层作为蚀刻罩幕来执行蚀刻制程于硬罩幕层上，从而形成图案化硬罩幕层，其中蚀刻制程同时产生沉积于图案化硬罩幕层的多个侧壁上的介电层，介电层含有掺杂剂；以及通过使用图案化硬罩幕层和介电层共同作为蚀刻罩幕蚀刻基板来形成鳍片。