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公开(公告)号：CN113284849B
公开(公告)日：2025-05-27
申请号：CN202110195656.3
申请日：2021-02-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种方法包括提供一种结构，该结构具有在衬底上方的第一鳍和第二鳍并且通常沿着第一方向纵向定向和第一鳍和第二鳍上方的源极/漏极(S/D)部件；形成覆盖S/D部件的层间介电(ILD)层；至少对S/D部件之间的区域执行第一蚀刻工艺，从而在ILD层中形成沟槽；在沟槽中沉积介电材料；执行第二蚀刻工艺以选择性地使介电材料凹进；然后执行第三蚀刻工艺以选择性地使ILD层凹进，从而形成暴露S/D部件的接触孔。根据本申请的其他实施例，还提供了半导体器件。
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公开(公告)号：CN113053882B
公开(公告)日：2025-03-25
申请号：CN202110151249.2
申请日：2021-02-03
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种晶体管包括具有第一栅极介电层和第二栅极介电层的栅极结构。第一栅极介电层设置在衬底上方。第一栅极介电层包含具有第一介电常数的第一类型的介电材料。第二栅极介电层设置在第一栅极介电层上方。第二栅极介电层包含具有第二介电常数的第二类型的介电材料。第二介电常数大于第一介电常数。第一介电常数和第二介电常数各自大于氧化硅的介电常数。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113594176B
公开(公告)日：2024-12-27
申请号：CN202011441786.2
申请日：2020-12-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了一种半导体器件及其制造方法。在实施例中，通过在不同且独立的工艺过程中制造字线的部分来形成存储器阵列，从而允许首先形成的部分在之后的工艺过程中用作结构支撑，否则将对结构造成不期望的损坏。
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公开(公告)号：CN113675213B
公开(公告)日：2024-12-24
申请号：CN202110367074.9
申请日：2021-04-06
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在实施例中，一种器件包括：字线，沿第一方向延伸；数据存储层，位于字线的侧壁上；沟道层，位于数据存储层的侧壁上；背栅隔离件，位于沟道层的侧壁上；以及位线，具有第一主区域和第一延伸区域，第一主区域接触沟道层，第一延伸区域通过背栅隔离件与沟道层分离，位线沿第二方向延伸，第二方向垂直于第一方向。本申请的实施例提供了三维存储器件和方法。
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公开(公告)号：CN113517301B
公开(公告)日：2024-09-20
申请号：CN202110701405.8
申请日：2021-06-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 存储器阵列器件包括位于半导体衬底上方的晶体管的堆叠件，该堆叠件的第一晶体管设置在该堆叠件的第二晶体管上方。第一晶体管包括沿着第一字线的第一存储器膜以及沿着源极线和位线的第一沟道区域，第一存储器膜设置在第一沟道区域和第一字线之间。第二晶体管包括沿着第二字线的第二存储器膜以及沿着源极线和位线的第二沟道区域，第二存储器膜设置在第二沟道区域和第二字线之间。存储器阵列器件包括电连接至第一字线的第一阶梯通孔和电连接至第二字线的第二阶梯通孔，第二阶梯通孔和第一阶梯通孔具有不同的宽度。本发明的实施例还涉及存储器阵列器件的形成方法。
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公开(公告)号：CN111200023B
公开(公告)日：2023-12-08
申请号：CN201911128131.7
申请日：2019-11-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 形成集成电路结构的方法包括：形成突出高于隔离区域的顶面的半导体鳍。半导体鳍的顶部由第一半导体材料形成。在半导体鳍的顶面和侧壁上沉积半导体覆盖层。半导体覆盖层由与第一半导体材料不同的第二半导体材料形成。该方法还包括在半导体覆盖层上形成栅极堆叠件，在栅极堆叠件的侧壁上形成栅极间隔件，蚀刻栅极堆叠件的侧上的半导体鳍的部分，以形成延伸至半导体鳍中的第一凹槽，使半导体覆盖层凹进，以形成位于栅极间隔件的部分正下方的第二凹槽，以及实施外延以生长延伸至第一凹槽和第二凹槽中的外延区域。本发明的实施例还涉及集成电路器件。
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公开(公告)号：CN113540115B
公开(公告)日：2023-08-22
申请号：CN202110318852.5
申请日：2021-03-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 形成三维(3D)存储器件的方法包括：在衬底上方形成层堆叠件，该层堆叠件包括第一介电材料与第二介电材料的交替层；形成延伸穿过层堆叠件的沟槽；将第二介电材料替换成导电材料以形成字线(WL)；用铁电材料内衬沟槽的侧壁和底部；用第三介电材料填充沟槽；形成垂直延伸穿过第三介电材料的位线(BL)和源极线(SL)；去除第三介电材料的一部分，以在第三介电材料中的BL和SL之间形成开口；沿开口的侧壁形成沟道材料；并用第四介电材料填充开口。本申请的实施例还涉及三维(3D)存储器件。
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公开(公告)号：CN114823710A
公开(公告)日：2022-07-29
申请号：CN202210138577.3
申请日：2022-02-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/1159 , H01L27/11597
Abstract: 本发明提供了半导体结构。该半导体结构包括衬底和设置在衬底上方的堆叠结构。该堆叠结构包括多个交替堆叠的绝缘层与栅极构件。芯结构设置在堆叠结构中。该芯结构包括存储器层、沟道构件、接触构件和衬垫构件。该沟道构件设置在存储器层上。该接触构件设置在沟道构件上。该衬垫构件包围芯结构的一部分。本发明还提供了用于制造半导体结构的方法。
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公开(公告)号：CN114823687A
公开(公告)日：2022-07-29
申请号：CN202210198687.9
申请日：2022-03-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11524 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11575 , H01L27/11582
Abstract: 本公开提出一种存储器装置。存储器装置包括栅极电极层以及放置于基板上方的互连层的堆叠。放置在基板上方的第一存储器单元包括垂直延伸穿过栅极电极层的堆叠的第一源极/漏极导线以及第二源极/漏极导线。通道层以及存储器层放置在第一源极/漏极导线以及第二源极/漏极导线的外侧壁上。第一阻挡结构放置在第一源极/漏极导线以及第二源极/漏极导线之间。第一保护衬层将第一阻挡结构与第一源极/漏极以及第二源极/漏极导线的每一个分开。第二阻挡结构放置在第一源极/漏极导线的相异侧上，且利用第二保护衬层而与第一源极/漏极导线间隔开。
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公开(公告)号：CN114497203A
公开(公告)日：2022-05-13
申请号：CN202210007493.6
申请日：2022-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/40
Abstract: 本发明提供半导体结构和用于形成半导体结构的方法。半导体结构包括衬底以及衬底上方的介电堆叠件。介电堆叠件包括衬底上方的第一层和第一层上方的第二层。半导体结构还包括栅极层，该栅极层包括穿过第二层的第一部分以及在第一层和第二层之间延伸的第二部分。
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