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公开(公告)号：CN113410255B
公开(公告)日：2025-05-02
申请号：CN202110215766.1
申请日：2021-02-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请涉及高密度3D FERAM。一种器件，包括：第一沟道；第二沟道，该第二沟道在所述第一沟道上方；以及栅极结构，该栅极结构围绕第一沟道和第二沟道，其中，该栅极结构包括围绕第一沟道和第二沟道的铁电(FE)层以及围绕该FE层的栅极金属层。该器件还包括：两个第一电极，该两个第一电极连接到第一沟道的两侧；两个第二电极，该两个第二电极连接到第二沟道的两侧；电介质层，该电介质层在两个第一电极和两个第二电极之间；以及内部间隔件层，该内部间隔件层在两个第一电极和栅极结构之间。
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公开(公告)号：CN113380288B
公开(公告)日：2025-02-28
申请号：CN202110243774.7
申请日：2021-03-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/22
Abstract: 存储电路包括存储器阵列和控制电路。存储器阵列的第一列包括选择线、第一位线和第二位线、耦合到阵列该选择线和该第一位线的存储器单元的第一子集，以及耦合到该选择线和该第二位线的存储器单元的第二子集。控制电路被配置为同时激活选择线和第一位线中的每个，并且在同时激活选择线和第一位线的时段内，激活第一多个字线，第一多个字线的每个字线耦合到存储器单元的第一子集的存储器单元。本发明的实施例还涉及将数据写入存储器阵列的方法。
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公开(公告)号：CN113380826B
公开(公告)日：2024-12-24
申请号：CN202110538131.5
申请日：2021-05-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种3D存储器阵列具有至少部分地由一个或多个竖直膜提供的数据存储结构，该一个或多个竖直膜不在竖直相邻的存储器单元之间延伸。该3D存储器阵列包括交替堆叠在衬底上方的导电条与介电条。该等导电条可从介电条横向凹进以形成凹槽。数据存储膜可布置在这些凹槽内。数据存储膜的沉积在凹槽之外的任何部分可能已被有效除去，由此数据存储膜在3D存储阵列内在层之间基本不连续。每层中的数据存储膜可具有与对应导电条的上下边界相同的上下边界。也可使数据存储膜在水平相邻的存储器单元之间不连续。本发明的实施例还公开了存储器器件及其形成方法。
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公开(公告)号：CN113380820B
公开(公告)日：2024-12-24
申请号：CN202110184564.5
申请日：2021-02-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器单元包括位于半导体衬底上方的薄膜晶体管。该薄膜晶体管包含：接触字线的铁电(FE)材料，该FE材料为含铪化合物，铪化合物包含稀土金属；以及接触源极线和位线的氧化物半导体(OS)层，其中，FE材料设置在OS层和字线之间。本申请的实施例还提供了半导体器件及其形成方法。
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公开(公告)号：CN112420834B
公开(公告)日：2024-12-24
申请号：CN202010288407.4
申请日：2020-04-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L29/51 , H01L21/336 , H01L21/28
Abstract: 本公开涉及一种半导体器件，其包括衬底以及位于衬底上的第一间隔件和第二间隔件。半导体器件还包括位于第一间隔件和第二间隔件之间的栅极堆叠。栅极堆叠包括栅极介电层，具有形成在衬底上的第一部分和形成在第一间隔件和第二间隔件上的第二部分；内部栅极，形成在栅极介电层的第一部分和第二部分上；铁电介电层，形成在内部栅极上并且与栅极介电层接触；以及栅电极，位于铁电介电层上。本公开的实施例还涉及形成半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN113517297B
公开(公告)日：2024-09-17
申请号：CN202110478013.X
申请日：2021-04-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 存储器单元包括：晶体管，包括沿字线延伸的存储器膜；沟道层，沿存储器膜延伸，其中，存储器膜位于沟道层和字线之间；源极线，沿存储器膜延伸，其中，存储器膜位于源极线和字线之间；第一接触层，位于源极线上，其中，第一接触层接触沟道层和存储器膜；位线，沿存储器膜延伸，其中，存储器膜位于位线和字线之间；第二接触层，位于位线上，其中，第二接触层接触沟道层和存储器膜；以及隔离区域，位于源极线和位线之间。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113380307B
公开(公告)日：2024-08-23
申请号：CN202110603535.8
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件，包括：位线、源极线、多个字线、和存储器单元。该存储器单元包括并联连接在位线和源极线之间的多个存储器串。多个存储器串中的每一个包括串联连接在位线和源极线之间、并且对应地电连接至多个字线的多个存储器元件。本发明的实施例还涉及集成电路(IC)器件以及操作存储器单元的方法。
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公开(公告)号：CN113488484B
公开(公告)日：2024-08-13
申请号：CN202110476646.7
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了包括第一堆叠结构和第二堆叠结构以及第一导电柱和第二导电柱的三维存储器器件。第一堆叠结构包括沿垂直方向堆叠的第一堆叠层。第一堆叠层的每个包括第一栅极层、第一沟道层以及第一栅极层和沟道层之间的第一铁电层。第二堆叠结构与第一堆叠结构横向间隔开，并且包括沿垂直方向堆叠的第二堆叠层。第二堆叠层的每个包括第二栅极层、第二沟道层以及第二栅极层和沟道层之间的第二铁电层。第一栅极层和第二栅极层设置在第一铁电层和第二铁电层之间，以及第一导电柱和第二导电柱沿垂直方向延伸并且分别与第一沟道层和第二沟道层接触。本申请的实施例还涉及制造三维存储器器件的方法。
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公开(公告)号：CN113192888B
公开(公告)日：2024-03-22
申请号：CN202110120471.6
申请日：2021-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 一种半导体结构包括：半导体层的堆叠件，设置在衬底上方；金属栅极堆叠件，具有设置在半导体层的堆叠件上方的顶部部分和与半导体层的堆叠件交错的底部部分；内部间隔件，设置在金属栅极堆叠件的底部部分的侧壁上；气隙，被包围在内部间隔件层中；以及外延源极/漏极(S/D)部件，设置在内部间隔件层上方并与金属栅极堆叠件相邻。本申请的实施例还提供了半导体结构的形成方法。
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公开(公告)号：CN113517303B
公开(公告)日：2023-08-08
申请号：CN202110279851.4
申请日：2021-03-16
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了包括伪导电线的3D存储器阵列及其形成方法。在实施例中，一种存储器阵列包括在半导体衬底上方的铁电(FE)材料，该FE材料包括与字线接触的竖直侧壁；在FE材料上的氧化物半导体(OS)层，该OS层接触源极线和位线，该FE材料在OS层与字线之间；晶体管，包括FE材料的一部分、字线的一部分、OS层的一部分、源极线的一部分以及位线的一部分；以及晶体管与半导体衬底之间的第一伪字线，该FE材料还包括与第一伪字线接触的第一锥形侧壁。本发明的实施例还涉及存储器阵列及其制造方法。
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