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公开(公告)号：CN104777378A
公开(公告)日：2015-07-15
申请号：CN201510101454.2
申请日：2015-03-09
申请人： 国核自仪系统工程有限公司
IPC分类号： G01R31/00
CPC分类号： G01R31/31725 , G01R29/0273 , G01R31/31727 , G01R31/318519
摘要： 一种FPGA时钟信号自我检测方法，涉及控制模块技术领域，所解决的是提高FPGA芯片运行的可靠性与安全性的技术问题。该方法为FPGA芯片引入两个时钟信号，其中的一个时钟信号为第一时钟信号，另一个时钟信号为第二时钟信号；利用第一时钟信号控制FPGA芯片内的所有同步逻辑，利用第二时钟信号来检测第一时钟信号是否正确。本发明提供的方法，特别适用于以FPGA芯片作为主控制器或者重要控制部件的系统。
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公开(公告)号：CN104579249A
公开(公告)日：2015-04-29
申请号：CN201410089863.0
申请日：2014-03-12
申请人： 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
IPC分类号： H03K3/02
CPC分类号： G01R31/31725 , G01R31/31712 , G01R31/318541
摘要： 一种扫描触发器及相关方法。扫描触发器包括一数据输入端、一扫描输入端、一触发器电路、一第一晶体管与多个第二晶体管。第一晶体管的栅极耦接扫描输入端，第二晶体管的栅极共同耦接至一致能信号，第一晶体管与各第二晶体管的源极与漏极串联地耦接至触发器电路，以增加该扫描输入端至该触发器电路间的延迟。
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公开(公告)号：CN102132166B
公开(公告)日：2014-04-09
申请号：CN200980133261.8
申请日：2009-08-27
申请人： 爱德万测试株式会社
发明人： 泷泽茂树
CPC分类号： G01R31/31725
摘要： 本发明提供一种布线基板，其用于测定通过将包含第1信号和第2信号的测试信号提供给被测试设备来测试被测试设备的测试装置中的输出管脚之间的偏差，其包括：与应输出第1信号的第1输出管脚耦连的第1端子；与应输出第2信号的第2输出管脚耦连的第2端子；将第1端子和第2端子二者连接起来的连接节点；连接于测量输入信号的过渡定时的定时测量电路的输出节点；连接第1端子和连接节点的第1布线；连接第2端子和连接节点的第2布线；以及连接连接节点和输出节点的第3布线；其中，第1布线和第2布线被形成得长度相同。
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公开(公告)号：CN103425222A
公开(公告)日：2013-12-04
申请号：CN201210441465.1
申请日：2012-11-07
申请人： 联发科技(新加坡)私人有限公司
发明人： 阿迪尔·修瑟因
IPC分类号： G06F1/26
CPC分类号： H03K5/133 , G01R31/31725
摘要： 本发明揭示电压调整系统与方法。本发明提供的电压调整系统，包含仿真电路、采样电路、查找表和控制器。仿真电路包含逻辑单元。采样电路包含延迟单元以及采样单元，对仿真电路的输出进行采样。查找表具有基于至少一条件来配置仿真电路与采样电路的信息。控制器根据查找表中的信息来配置仿真电路和采样电路。延迟单元包含多组延迟元件，采样单元每一组延迟元件的输出采样并产生多比特延迟信号来提供逻辑单元对通过仿真电路传播的输入信号所产生的延迟量信息，其中每一比特表示输入信号是否通过相应的延迟元件进行传播。本发明揭示的电压调整系统与方法能够通过仿真路径和获取的延迟量信息来反映所仿真的路径对输入信号产生的延迟。
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公开(公告)号：CN101558568B
公开(公告)日：2013-05-22
申请号：CN200680055409.7
申请日：2006-07-21
申请人： 爱德万测试(新加坡)私人有限公司
IPC分类号： H03M1/12
CPC分类号： H03M1/1285 , G01R19/2509 , G01R31/31725 , H03M1/124
摘要： 本发明涉及对重复信号欠采样来测量重构模拟波形的转变时间。一种用于对重复信号(102)进行处理的信号处理装置(100)，该信号处理装置(100)包括：确定单元(103)，用于确定对重复信号(102)进行欠采样的多个时间点；比较器单元(105)，用于在多个时间点将重复信号(102)与基准信号(106)进行比较；产生单元(105)，用于产生表示比较结果的数字式结果信号(110)；评估单元(112)，用于确定数字式结果信号(110)的转变时间。
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公开(公告)号：CN101694512B
公开(公告)日：2013-01-02
申请号：CN200910178653.8
申请日：2006-02-05
申请人： 三星电子株式会社
IPC分类号： G01R31/28
CPC分类号： G01R31/3172 , G01R31/31723 , G01R31/31725
摘要： 本发明提供了一种测试电路以及片上系统。所述测试电路包括：输入/输出引脚，用于接收测试数据；延迟复位信号生成器，用于延迟复位信号；计数器，用于响应于所述复位信号而对时钟信号计数以生成计数值；模式寄存器，用于存储所述测试数据；以及解码器，用于生成到所述模式寄存器的选择信号，以指定在所述模式寄存器中写入测试数据的位置。
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公开(公告)号：CN101187692B
公开(公告)日：2012-02-29
申请号：CN200710163629.8
申请日：2007-10-15
申请人： 富士通半导体股份有限公司
IPC分类号： G01R31/3183 , G01R31/317 , G01R1/28
CPC分类号： G01R31/31703 , G01R31/31725
摘要： 本发明提供一种半导体集成电路，该半导体集成电路包括：数据输入电路，其从外部输入数据输入信号并输出该信号；比较值寄存器，其存储根据所述数据输入电路的输入而变化的所述输出信号的期望值；以及比较电路，其对根据所述数据输入电路的所述输出信号的跳变次数而定的值和所述期望值进行比较。
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公开(公告)号：CN1793998B
公开(公告)日：2010-11-03
申请号：CN200510106485.3
申请日：2005-09-30
申请人： 冲电气工业株式会社
IPC分类号： G01R31/28
CPC分类号： G01R31/31725
摘要： 本发明提供一种能测定无延迟量的正确的时间的半导体装置。存储器、逻辑电路混载LSI(10)形成测试用的输入输出路径，在存储器(12)具有的存储器输入输出部(48)中设置带测试功能的输入输出选择部(52)，使用在测试模式下直接供给的时钟信号TCLK(34)，有选择地取入一个与输入信号DI 、COM 、ADD 和输出信号DO 分别对应的信号，输出该取入的信号，一边在未图示的外部引脚监视该输出，一边使时钟信号CLK(62)或输入信号DI 、COM 和ADD 的上升沿时刻变化，对时钟信号TCLK(34)相对地测定表示在存储器(12)的刚刚输入之前和刚刚输出之后的位置产生了多少延迟、相移的延迟量。
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公开(公告)号：CN1708905B
公开(公告)日：2010-06-09
申请号：CN200380102150.3
申请日：2003-10-28
申请人： 思科技术公司
IPC分类号： H03L7/081
CPC分类号： G11C29/028 , G01R31/31725 , G06F1/04 , G11C29/02 , G11C29/50012 , H03L7/0805 , H03L7/0812 , H03L7/0997
摘要： 一种包括感应电路的电路，所述感应电路包括第一延迟电路和调节电路。调节电路包括感应计数器和参考计数器。感应计数器耦合到第一延迟电路，并且被配置为对由第一延迟电路提供的振荡数计数，并且当感应计数器达到阈值时，向调节电路提供通知。参考计数器耦合到感应计数器和参考时钟。参考计数器被配置为存储代表了感应计数器达到阈值所经历的时间的参考时间。该电路还包括耦合到感应电路的第二延迟电路。
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公开(公告)号：CN101268378A
公开(公告)日：2008-09-17
申请号：CN200680034645.0
申请日：2006-08-03
申请人： 爱德万测试株式会社
IPC分类号： G01R31/319
CPC分类号： G01R31/31725 , G01R31/31726
摘要： 藉由经由PXI_LOCAL以提供数个控制信号，以在诸如PXI之类的标准化底盘中获得精确的定时控制。在每一最小公倍数(Least Common Multiple，LCM)边沿，最小公倍数信号使得所有时钟具有一致的时钟边沿。开始序列使得测试系统中的所有PXI扩展卡在相同的时间开始。MATCH线使得引脚卡模块检查预期的DUT输出，以及根据DUT输出检查以决定是继续执行其局部测试程序，还是环回并重复局部测试程序的一部份。测试结束(End Of Test，EOT)线使得如果引脚卡模块中的局部测试程序检测到错误，则任何一个引脚卡模块立即结束运行于其它引脚卡模块中的局部测试程序。
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