公开(公告)号：CN117153208A

公开(公告)日：2023-12-01

申请号：CN202210563795.1

申请日：2022-05-23

申请人： 长鑫存储技术有限公司

发明人： 张宏广

IPC分类号： G11C7/22 ,  G11C8/04

摘要： 本公开实施例公开了一种延时调整方法、存储芯片架构和半导体存储器，方法包括：测量第一信号路径的第一延时；基于第一延时，解码出对应的延时周期数，其中，延时周期数表征第一延时与时钟周期的比值；基于延时周期数，控制第二信号路径的第二延时为时钟周期的整数倍。本公开能够使不同信号路径同步，降低芯片中信号传输错误的风险。

公开(公告)号：CN116895315A

公开(公告)日：2023-10-17

申请号：CN202310693721.4

申请日：2023-06-13

申请人： 中国人民解放军国防科技大学

发明人： 赵高阳 ,  王永文 ,  王耀华 ,  林荣臻 ,  陈梓铭 ,  邢座程

IPC分类号： G11C11/418 ,  G11C11/419 ,  G11C8/04

摘要： 本发明公开了一种静态随机存储器，涉及存储领域，可移位存储阵列中第i行存储单元组中的第j个存储单元的垂直位线与第i+1行存储单元组中的第j个存储单元的垂直位线连接，可移位存储阵列中第i行存储单元组中的第j个存储单元的倾斜位线与第i+1行存储单元组中的第j+1个存储单元的倾斜位线连接，使得可移位存储阵列的各行存储单元组包括的存储单元错位连接。因此控制器可以从待移位存储单元的垂直位线上读取待移位数据，然后通过指定倾斜位线将待移位数据写到移位存储单元中，此时移位存储单元中存储的数据即为将待移位数据移位后的数据。本申请通过静态随机存储器自身即可实现数据的移位和对齐，节省片上面积，简化移位操作。

公开(公告)号：CN112786084B

公开(公告)日：2023-06-23

申请号：CN202110280084.9

申请日：2021-03-16

申请人： 北京时代全芯存储技术股份有限公司

发明人： 吴瑞仁 ,  砂永登志男 ,  蔡修群

IPC分类号： G11C7/10 ,  G11C7/22 ,  G11C8/04 ,  G11C8/10

摘要： 一种记忆体装置，包含记忆体组以及控制电路。记忆体组包含多个记忆体库。控制电路耦接于记忆体组，并包含三态逻辑致能电路以及地址解码电路。三态逻辑致能电路用以暂存多个暂存地址信号，依据同步信号以输出多个暂存地址信号，且解码多个暂存地址信号以产生致能信号，并传送致能信号至多个记忆体库中的一者。地址解码电路用以解码多个暂存地址信号以驱动多个记忆体库中的一者。

公开(公告)号：CN115954033A

公开(公告)日：2023-04-11

申请号：CN202211217556.7

申请日：2022-09-30

申请人： 美光科技公司

发明人： A·S·叶

IPC分类号： G11C16/10 ,  G11C16/08 ,  G11C16/30 ,  G11C16/34 ,  G11C8/04 ,  G11C8/06 ,  G11C8/08 ,  G11C8/12

摘要： 本公开涉及使用非隔离单元作为用于存储器装置中的子块的漏极侧选择栅极。存储器装置中的控制逻辑接收将数据编程到所述存储器装置的存储器阵列的块的请求，所述块包括多个子块，且识别待用所述数据的至少一部分编程的所述多个子块中的第一子块。所述控制逻辑进一步致使将多个控制信号施加到定位在所述块的漏极侧处的多个逻辑选择栅极层以激活所述第一子块，且致使将编程信号施加到所述块的所选字线以将所述数据的至少所述部分编程到在所述第一子块中且与所述所选字线相关联的存储器单元。

公开(公告)号：CN115512738A

公开(公告)日：2022-12-23

申请号：CN202211323229.X

申请日：2022-10-27

申请人： 北京紫光青藤微系统有限公司

发明人： 黄金煌

IPC分类号： G11C7/10 ,  G11C8/04

摘要： 本申请涉及非易失存储器技术领域，公开一种双沿采样电路，包括解码电路，该解码电路包括：第一解码移位寄存器，被配置为使用外部时钟的上升沿对双向数据输出装置的外部数据进行采样，以获得上升沿数据；第二解码移位寄存器，被配置为使用外部时钟的下降沿对双向数据输出装置的外部数据进行采样，以获得下降沿数据；拼位运算器，被配置为使用拼位运算将上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据；地址寄存器，被配置为使用外部时钟完成两个时钟沿的数据的地址拼接。双沿采样电路采用双沿采样的方式进行数据通信，能够有效提高数据传输速率。本申请还公开一种用于双沿采样电路的数据采样方法、装置及系统。

公开(公告)号：CN115083477A

公开(公告)日：2022-09-20

申请号：CN202111001615.2

申请日：2021-08-30

申请人： 铠侠股份有限公司

发明人： 坂上健二

IPC分类号： G11C16/04 ,  G11C8/04

摘要： 一个实施方式的目的是提供一种能够将信号适当地传送的存储器系统。根据一个实施方式，提供一种具有控制器、多个存储器芯片和通道的存储器系统。控制器输出时钟、定时控制信号及数据信号。多个存储器芯片分别至少具有时钟输入端子、定时控制输入端子、定时控制输出端子、数据输入端子、数据输出端子。通道包括环总线。环总线将控制器及多个存储器芯片以环状连接。控制器经由通道将时钟信号及定时控制信号向多个存储器芯片传送，并且能够控制存储器芯片的动作定时。

公开(公告)号：CN114937469A

公开(公告)日：2022-08-23

申请号：CN202210491442.5

申请日：2022-05-07

申请人： 山东浪潮科学研究院有限公司

发明人： 李炳坤 ,  姜凯 ,  李锐

IPC分类号： G11C11/41 ,  G11C8/04 ,  H04J13/00 ,  H04L5/00 ,  H04L25/03

摘要： 本发明提供了一种改进SRAM架构并提高无线传输效率的装置和方法，本发明涉及无线传输的高速数据传输及存储领域，具体表现为通过添加缓存模块，数据转换模块，信息加扰模块，无线通信模块，多路选择解码模块，延迟通信模块，后通过DDR4进行数据存储和上位机读写的方法，包括用于高速度，高带宽的网络使用场景，实现多通道传输，读写低延迟和较高可靠性的传输。所述流程包括缓存模块，数据转换模块，信息加扰模块，无线通信模块，多路选择解码模块，信息解扰模块，延迟通信模块，DDR4数据存储模块以及上位机。本发明提高了数据的输入和读取速度，并保证了收发过程的稳定性。

公开(公告)号：CN114115749A

公开(公告)日：2022-03-01

申请号：CN202111600969.9

申请日：2017-01-16

申请人： 索尼公司

发明人： S·汤米施玛 ,  K·S·贝恩斯

IPC分类号： G06F3/06 ,  G11C7/10 ,  G11C7/20 ,  G11C8/04 ,  G11C8/12 ,  G11C11/4072 ,  G11C16/20

摘要： 本申请涉及用于写零操作的技术。一种用于写零操作的装置，包括：存储器设备的控制器，其包括逻辑，所述逻辑的至少一部分包括硬件，所述逻辑用于：转发写0命令，以使得所述存储器设备的一个或多个存储器区块存储值0；以及使得由所述存储器设备针对所述一个或多个存储器区块对列选择线CSL进行内部激活，对所述CSL进行的所述内部激活以在相同时钟周期激活多个CSL的方式发生，直到所述一个或多个存储器区块的所有列已经被激活并且所述一个或多个存储器区块存储值0。

公开(公告)号：CN105489239B

公开(公告)日：2022-01-07

申请号：CN201510646958.2

申请日：2015-10-08

申请人： 爱思开海力士有限公司

发明人： 金世玹 ,  杨中燮 ,  金仪珍 ,  李宗珉 ,  郭贞淳

IPC分类号： G11C7/22 ,  G11C7/12 ,  G11C8/04 ,  G11C8/08

摘要： 一种数据储存设备，包括：控制器，被配置为基于用于目标区域的访问请求来更新访问请求计数和与目标区域对应的访问计数，以及每当访问请求计数达到第一阈值时初始化访问计数；以及非易失性存储器件，包括目标区域，以及被配置为基于控制器的控制来访问目标区域。

公开(公告)号：CN111326202A

公开(公告)日：2020-06-23

申请号：CN202010089674.9

申请日：2014-01-31

申请人： 惠普发展公司 ,  有限责任合伙企业

发明人： B·B·吴 ,  H·R·戈伊

IPC分类号： G11C16/24 ,  G11C8/04 ,  G11C8/08 ,  G11C8/12 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26 ,  H01L27/11514 ,  H01L27/11582 ,  H01L29/423 ,  H01L29/78

摘要： 对可擦除可编程只读存储器(EPROM)的三维寻址可以包括多个EPROM存储体、多个移位寄存器、行选择数据信号、列选择数据信号以及存储体选择数据信号。