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公开(公告)号：CN103988262A
公开(公告)日：2014-08-13
申请号：CN201280060340.2
申请日：2012-12-06
申请人： 莫塞德技术公司
发明人： 潘弘柏
CPC分类号： G11C7/1003 , G06F13/1668 , G11C7/1075
摘要： 一种存储装置，包括第一控制输入端口、第二控制输入端口、第三控制输入端口、数据输入端口、数据输出端口、内部存储器和控制电路。控制电路响应于第一控制输入端口上的控制信号，经由数据输入端口捕获命令和地址信息。当命令是读命令时，控制电路还响应于第二控制输入端口上的读控制信号，将与地址信息相关联的数据从内部存储器传输到数据输出端口上。当命令是写命令时，控制电路响应于第三控制输入端口上的写控制信号，在与地址信息相关联的位置处将经由数据输入端口捕获的数据写入内部存储器。
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公开(公告)号：CN103959386A
公开(公告)日：2014-07-30
申请号：CN201280053805.1
申请日：2012-11-01
申请人： 莫塞德技术公司
CPC分类号： G11C5/04 , G11C7/1003
摘要： 一种大容量存储模块系统，包括具有存储器保持部件的存储模块，该存储器保持部件可以彼此连接并且可移除地连接到存储控制器。一个或多个模块化存储器保持部件可彼此连接，以扩展存储模块的整体存储容量。当前描述的可扩展存储模块没有存储容量限制。存储器保持部件包括基板、平面、板以及具有至少一个存储装置，或者保持有至少一个存储装置或安装有至少一个存储装置的另一种物质。
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公开(公告)号：CN103946923A
公开(公告)日：2014-07-23
申请号：CN201280057055.5
申请日：2012-09-19
申请人： 莫塞德技术公司
发明人： 金镇祺
CPC分类号： G06F3/061 , G06F3/0655 , G06F3/0679 , G06F12/0246 , G06F2212/7201
摘要： 公开了用于控制MBC配置的闪存装置以在SBC存储模式或少于完全MBC存储模式容量的部分MBC存储模式中存储数据的方法和系统。在完全MBC存储模式中，数据页从存储器单元的每个物理行的第一页到第N页被连续地编程，其中N是可存储在物理行中的页的总数。存储器单元的每物理行多达N个虚拟页地址相应于待编程的每页用于指定物理行中的页的虚拟位置。对于SBC或部分MBC数据存储，闪存控制器针对每个物理行使用少于最多N个虚拟页地址将编程命令发出到MBC存储器装置。MBC存储器装置连续地执行编程操作一直到物理行的最后接收的虚拟页地址。
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公开(公告)号：CN103903644A
公开(公告)日：2014-07-02
申请号：CN201410053492.0
申请日：2009-10-14
申请人： 莫塞德技术公司
摘要： 一种复合存储装置，它包括分立的存储装置和用于控制这些分立存储装置的桥接装置，该桥接装置响应于全局存储器控制信号来控制这些分立存储装置，全局存储器控制信号具有与这些存储装置不兼容的格式或协议。这些分立存储装置可以是能用商业手段得到的成品存储装置或者定制存储装置，它们对本机或本地存储器控制信号做出响应。全局和本地存储器控制信号包括各自具有不同格式的命令和命令信号。该复合存储装置包括系统级封装，该系统级封装包括分立存储装置和桥接装置的半导体管芯，或者该复合存储装置可以包括安装有封装分立存储装置和封装桥接装置的印刷电路板。
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公开(公告)号：CN103606382A
公开(公告)日：2014-02-26
申请号：CN201310491463.8
申请日：2008-12-19
申请人： 莫塞德技术公司
CPC分类号： G11C16/3427 , G11C16/0483 , G11C16/12 , G11C16/30
摘要： 一般的NAND闪速单元块中的每个存储器单元串连接到共同电源线（CSL）。要施加到CSL上的值集中产生并将其分布到对应于每个NAND闪速单元块的本地开关逻辑单元。对于电源线页面编程，分布线可称为全局共同电源线（GCSL）。NAND闪速单元块的阵列中，一次只选择一个NAND闪速单元块进行编程。为了降低功耗，只有所选NAND闪速单元块接收CSL线上的值，该值指示GCSL上的值。此外，可通过激活的到地连接禁用未选NAND闪速单元块的CSL。
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公开(公告)号：CN101903953B
公开(公告)日：2013-12-18
申请号：CN200880121408.7
申请日：2008-09-15
申请人： 莫塞德技术公司
发明人： 吴学俊
IPC分类号： G11C11/413 , G11C11/4193 , G11C7/20
CPC分类号： G06F1/3203 , G06F1/3275 , G11C16/16 , G11C16/32 , Y02D10/14
摘要： 一种非易失性半导体存储器设备，包括(i)接口，具有用于接收输入时钟的输入和用于接收控制器发出的命令的一组数据线，该命令包括擦除命令；(ii)具有反馈回路配置的电路部件的模块，该模块由基准时钟驱动；(iii)可以可控地在基准时钟跟随输入时钟的第一状态和基准时钟和输入时钟解耦合的第二状态之间转换的时钟控制电路；和(iv)命令处理单元，配置为识别命令，并且使得时钟控制电路响应于识别擦除命令从第一状态转换为第二状态。相比于当基准时钟跟随输入时钟时，当基准时钟和输入时钟解耦合时，模块消耗更少的功率。
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公开(公告)号：CN101933095B
公开(公告)日：2013-11-06
申请号：CN200980104027.2
申请日：2009-01-08
申请人： 莫塞德技术公司
发明人： 金镇祺
CPC分类号： G11C16/08 , G11C8/08 , G11C8/10 , G11C15/046 , G11C16/0483 , G11C16/10 , G11C16/16 , G11C16/26
摘要： 一种具有至少一个体的闪速存储器设备，其中每个体具有独立可配置的页面尺寸。每个体包括至少两个具有对应页面缓存器的存储器平面，其中响应于配置数据和地址数据可以选择性地同时存取任意数量和组合的存储器平面。对于体的静态页面配置，在上电时可将配置数据载入存储器设备，或者配置数据可以与每个命令一起接收以允许体的动态页面配置。通过选择性调整存储体的页面尺寸，可以相应调整块尺寸。
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公开(公告)号：CN101548329B
公开(公告)日：2013-09-25
申请号：CN200780045070.7
申请日：2007-12-10
申请人： 莫塞德技术公司
CPC分类号： G11C7/1045 , G11C7/1006 , G11C7/1051 , G11C7/1075 , G11C7/1078 , G11C2207/107
摘要： 本发明提供了一种方法和系统，其允许使用串行存取或者使用并行存取来执行存取一个或者多个存储体的方法。在串行模式中，每一链路作为独立的串行链路操作。相反，在并行模式期间，链路作为并行链路共同操作。其中，在串行模式中，对于每一链路独立地接收输入和输出控制，在并行模式期间，所有的链路共同使用单组输入和输出控制。
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公开(公告)号：CN103270498A
公开(公告)日：2013-08-28
申请号：CN201180060975.8
申请日：2011-09-27
申请人： 莫塞德技术公司
发明人： S·普日贝尔斯基
CPC分类号： G11C29/00 , G06F11/1072 , H03M13/036 , H03M13/353 , H03M13/49
摘要： 信道具有第一端和第二端。信道的第一端与发送器耦合。该信道能够将从符号集中选择的符号从第一端发送到第二端。该信道表现出不完全错误引入属性。编码包括一组码字。该组码字的元素为一个或多个编码符号长。这些编码符号是该符号集的成员。根据信道的错误引入属性，该组码字的元素之间的最小改良汉明间隔大于该组码字的元素之间的最小汉明距离。还介绍了一种存储器装置、一种使用信道的方法和一种生成编码的方法。
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公开(公告)号：CN103219043A
公开(公告)日：2013-07-24
申请号：CN201310136209.6
申请日：2007-11-26
申请人： 莫塞德技术公司
发明人： 金镇祺
CPC分类号： G06F3/061 , G06F3/0629 , G06F3/0659 , G06F3/0679 , G11C5/025 , G11C7/1006 , G11C7/1033 , G11C7/1039 , G11C7/1042 , G11C7/1048 , G11C7/1051 , G11C7/1072 , G11C7/12 , G11C16/04 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/24 , G11C16/26 , G11C16/32 , G11C2207/107 , G11C2216/14 , G11C2216/20 , G11C2216/30
摘要： 本发明是非易失性存储器串行核心体系结构。一种具有用于以串行位流从至少一个存储体接收数据和提供数据到至少一个存储体的串行数据接口和串行数据路径核心的存储器系统。存储体被分为两个半部，其中每一半部分为上部扇区和下部扇区。每一扇区并行提供数据到具有集成自列译码电路的共享二维页面缓冲器。存储体内的串行到并行数据转换器从任一半部存储体耦合并行数据到串行数据路径核心。具有集成的自列译码电路的共享的二维页面缓冲器最小化了对于每一存储体的电路和芯片面积开销，并且串行数据路径核心降低了典型用于布线宽数据总线的芯片面积。因此，与具有相同密度的单个存储体的系统相比较，无需增加显著的对应芯片面积，就可以实现多个存储体系统。
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