公开(公告)号：CN109686790B

公开(公告)日：2023-11-07

申请号：CN201810846316.0

申请日：2018-07-27

申请人： 三星电子株式会社

发明人： 朴雨锡 ,  宋昇珉 ,  梁正吉 ,  裵金钟 ,  裵东一

IPC分类号： H01L29/78 ,  H01L29/417 ,  H10B10/00 ,  H01L21/336

摘要： 一种半导体装置包括设置在衬底的第一区上的晶体管以及设置在衬底的第二区上的非有源组件，晶体管包括：源极/漏极区；多个沟道层，在分别连接源极/漏极区的同时在与衬底的上表面垂直的方向上彼此间隔开；栅极电极，环绕多个沟道层中的每一者；以及栅极绝缘体，位于栅极电极与多个沟道层之间。非有源组件包括：鳍结构，包括交替地堆叠的多个第一半导体图案与多个第二半导体图案；外延区，邻近鳍结构；非有源电极，与鳍结构相交；以及阻挡绝缘膜，位于非有源电极与鳍结构之间。本公开的半导体装置可以高速度运行，同时可考虑在操作方面具有高度准确性以及对半导体装置中所包括的晶体管的结构进行优化。

公开(公告)号：CN108269849B

公开(公告)日：2022-06-14

申请号：CN201710780704.9

申请日：2017-09-01

申请人： 三星电子株式会社

发明人： 宋升珉 ,  朴雨锡 ,  裴金钟 ,  裴东一 ,  梁正吉

IPC分类号： H01L29/78 ,  H01L29/10 ,  H01L21/336

摘要： 本发明提供了具有沟道区的半导体器件。一种半导体器件包括：衬底；多个凸出部，所述多个凸出部在所述衬底上彼此平行地延伸；多条纳米线，所述多条纳米线设于所述多个凸出部上并且彼此分开；多个栅电极，所述多个栅电极设于所述衬底上并且围绕所述多条纳米线；多个源/漏区，所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中的每一个栅电极的侧部，所述多个源/漏区与所述多条纳米线接触；以及多个第一空隙，所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。

公开(公告)号：CN114551447A

公开(公告)日：2022-05-27

申请号：CN202111369158.2

申请日：2021-11-18

申请人： 三星电子株式会社

发明人： 刘庭均 ,  许盛祺 ,  朴星一 ,  朴雨锡 ,  宋昇珉

IPC分类号： H01L27/092 ,  H01L21/8238

摘要： 一种半导体装置包括：衬底，其包括第一区域和第二区域；第一有源图案，其位于第一区域上，第一有源图案包括第一源极/漏极图案和位于第一源极/漏极图案之间的第一沟道图案；第二有源图案，其位于第二区域上，第二有源图案包括第二源极/漏极图案和位于第二源极/漏极图案之间的第二沟道图案；以及位于第一沟道图案上的第一栅电极和位于第二沟道图案上的第二栅电极，其中，第一沟道图案的长度大于第二沟道图案的长度，第一沟道图案和第二沟道图案中的每一个包括堆叠在衬底上的多个半导体图案，并且第一沟道图案的至少两个半导体图案远离或朝向衬底的底表面弯折。

公开(公告)号：CN112310221A

公开(公告)日：2021-02-02

申请号：CN202010681259.2

申请日：2020-07-15

申请人： 三星电子株式会社

发明人： 林杠默 ,  金相秀 ,  朴雨锡 ,  朱大权

IPC分类号： H01L29/78 ,  H01L29/10 ,  H01L21/336

摘要： 提供一种包括位于衬底上的有源区的半导体器件。多个沟道层在所述有源区上间隔开。设置栅极结构。所述栅极结构与所述有源区和所述多个沟道层相交。所述栅极结构围绕所述多个沟道层。源极/漏极区在所述栅极结构的至少一侧设置在所述有源区上。所述源极/漏极区与所述多个沟道层接触。下绝缘层在所述源极/漏极区上设置在所述栅极结构的侧表面之间。接触插塞穿过所述下绝缘层。所述接触插塞接触所述源极/漏极区。隔离结构在所述衬底上与所述有源区相交，并且设置在彼此相邻的所述源极/漏极区之间。每个所述栅极结构包括包含彼此不同的材料的栅电极和栅极覆盖层。

公开(公告)号：CN108206180A

公开(公告)日：2018-06-26

申请号：CN201711337430.2

申请日：2017-12-14

申请人： 三星电子株式会社

发明人： 梁正吉 ,  裵金钟 ,  裵东一 ,  宋升珉 ,  朴雨锡

IPC分类号： H01L27/02 ,  H01L29/10

CPC分类号： H01L27/0924 ,  H01L21/823412 ,  H01L21/823456 ,  H01L21/823468 ,  H01L21/823807 ,  H01L21/82385 ,  H01L21/823864 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0646 ,  H01L29/0653 ,  H01L29/0673 ,  H01L29/165 ,  H01L29/20 ,  H01L29/42392 ,  H01L29/7853 ,  H01L27/02 ,  H01L29/1033

摘要： 本公开涉及半导体器件。一种半导体器件包括第一区中的第一晶体管和第二区中的第二晶体管。第一晶体管包括：第一纳米线、第一栅电极、第一栅极电介质层、第一源极/漏极区和内绝缘间隔物。第一纳米线具有第一沟道区。第一栅电极围绕第一纳米线。第一栅极电介质层在第一纳米线与第一栅电极之间。第一源极/漏极区连接到第一纳米线的边缘。内绝缘间隔物在第一栅极电介质层与第一源极/漏极区之间。第二晶体管包括第二纳米线、第二栅电极、第二栅极电介质层和第二源极/漏极区。第二纳米线具有第二沟道区。第二栅电极围绕第二纳米线。第二栅极电介质层在第二纳米线与第二栅电极之间。第二源极/漏极区连接到第二纳米线的边缘。

公开(公告)号：CN114068716A

公开(公告)日：2022-02-18

申请号：CN202110823416.3

申请日：2021-07-21

申请人： 三星电子株式会社

发明人： 姜明吉 ,  金洞院 ,  朴雨锡 ,  赵槿汇 ,  许盛祺

IPC分类号： H01L29/78 ,  H01L29/10

摘要： 提供了半导体装置，所述半导体装置包括：第一有源图案，包括在第一方向上延伸的第一下部图案和与第一下部图案间隔开的第一片状图案；以及第一栅电极，在第一下部图案上，第一栅电极在与第一方向不同的第二方向上延伸并且围绕第一片状图案，其中，第一下部图案包括彼此背对的第一侧壁和第二侧壁，第一下部图案的第一侧壁和第一下部图案的第二侧壁中的每个在第一方向上延伸，第一栅电极在第二方向上与第一下部图案的第一侧壁叠置第一深度，第一栅电极在第二方向上与第一下部图案的第二侧壁叠置第二深度，并且第一深度与第二深度不同。

公开(公告)号：CN111106174A

公开(公告)日：2020-05-05

申请号：CN201911004608.0

申请日：2019-10-22

申请人： 三星电子株式会社

发明人： 林杠默 ,  金相秀 ,  朴雨锡 ,  许盛祺

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/06

摘要： 一种半导体器件，包括：基板；有源区，设置在基板上并沿第一方向延伸；与有源区相邻的器件隔离层；设置在有源区中的栅极结构，该栅极结构沿与第一方向交叉的第二方向延伸并覆盖器件隔离层的一部分；栅极分离图案，接触栅极结构的端部；以及杂质区，设置在栅极分离图案下方并在器件隔离层上。

公开(公告)号：CN109427871B

公开(公告)日：2024-05-31

申请号：CN201810596906.2

申请日：2018-06-11

申请人： 三星电子株式会社

发明人： 梁正吉 ,  朴雨锡 ,  徐东灿 ,  宋昇珉 ,  裵金钟 ,  裵东一

IPC分类号： H01L29/06 ,  H01L29/423 ,  H01L29/78

摘要： 本发明提供一种半导体装置，包含衬底；堆叠在衬底上的多个沟道层；围绕多个沟道层的栅极电极；以及在栅极电极的相对侧上的嵌入式源极/漏极层。嵌入式源极/漏极层各自具有第一区域及在第一区域上的第二区域。第二区域具有具备不同成分的多个层。

公开(公告)号：CN109686790A

公开(公告)日：2019-04-26

申请号：CN201810846316.0

申请日：2018-07-27

申请人： 三星电子株式会社

发明人： 朴雨锡 ,  宋昇珉 ,  梁正吉 ,  裵金钟 ,  裵东一

IPC分类号： H01L29/78 ,  H01L29/417 ,  H01L27/11 ,  H01L21/336

摘要： 一种半导体装置包括设置在衬底的第一区上的晶体管以及设置在衬底的第二区上的非有源组件，晶体管包括：源极/漏极区；多个沟道层，在分别连接源极/漏极区的同时在与衬底的上表面垂直的方向上彼此间隔开；栅极电极，环绕多个沟道层中的每一者；以及栅极绝缘体，位于栅极电极与多个沟道层之间。非有源组件包括：鳍结构，包括交替地堆叠的多个第一半导体图案与多个第二半导体图案；外延区，邻近鳍结构；非有源电极，与鳍结构相交；以及阻挡绝缘膜，位于非有源电极与鳍结构之间。本公开的半导体装置可以高速度运行，同时可考虑在操作方面具有高度准确性以及对半导体装置中所包括的晶体管的结构进行优化。

公开(公告)号：CN108573925A

公开(公告)日：2018-09-25

申请号：CN201810192341.1

申请日：2018-03-08

申请人： 三星电子株式会社

发明人： 梁正吉 ,  宋昇珉 ,  金成玟 ,  朴雨锡 ,  裴金钟 ,  裴东一

IPC分类号： H01L21/8238 ,  H01L27/092 ,  H01L21/336 ,  H01L29/78

摘要： 提供了一种制造半导体器件的方法。形成包括一个或多个牺牲层和堆叠在衬底上的一个或多个半导体层的堆叠结构。在所述堆叠结构上形成包括虚设栅极和虚设间隔件的虚设栅极结构。使用虚设栅极结构蚀刻堆叠结构以形成第一凹部。蚀刻一个或多个牺牲层。去除虚设间隔件。间隔件膜形成在所述虚设栅极、所述一个或多个半导体层和所述一个或多个牺牲层上。使用虚设栅极和间隔件膜来蚀刻半导体层和间隔件膜以形成第二凹部。形成形成在虚设栅极上的外部间隔件和形成在一个或多个牺牲层上的内部间隔件。在所述第二凹部中形成源极/漏极区。