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公开(公告)号：CN110021526A
公开(公告)日：2019-07-16
申请号：CN201811416581.1
申请日：2018-11-26
申请人： 三星电子株式会社
IPC分类号： H01L21/311 , H01L21/336
摘要： 本发明提供一种刻蚀方法和一种制造半导体器件的方法。所述刻蚀方法包括：将第一处理气体的等离子体提供到刻蚀对象，以在所述刻蚀对象上形成沉积层，所述第一处理气体包括碳氟化合物气体和惰性气体，并且所述刻蚀对象包括包含氧化硅的第一区和包含氮化硅的第二区；将惰性气体的等离子体提供到在所述刻蚀对象上具有所述沉积层的所述刻蚀对象，以活化所述氧化硅的刻蚀反应，其中，将负直流电压施加到与所述刻蚀对象分隔开以面对所述刻蚀对象的刻蚀表面的相对部，所述相对部包括硅；以及随后，提供第二处理气体的等离子体，以去除刻蚀反应产物，所述第二处理气体包括惰性气体和含氧气体。
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公开(公告)号：CN118843319A
公开(公告)日：2024-10-25
申请号：CN202410113550.8
申请日：2024-01-26
申请人： 三星电子株式会社
摘要： 一种半导体器件可以包括：基板；半导体图案，所述半导体图案堆叠在所述基板上、在平行于所述基板的顶表面的第一方向上延伸、并且彼此间隔开；栅电极，所述栅电极包括在与所述第一方向交叉的第二方向上延伸的水平部分、以及与所述水平部分接触并在垂直于所述基板的所述顶表面的第三方向上延伸的竖直部分；栅极电介质层，所述栅极电介质层在所述半导体图案与所述栅电极之间；以及铁电层，所述铁电层在所述栅极电介质层与所述栅电极之间。每一个所述半导体图案包括杂质区和在所述杂质区之间的沟道区，所述竖直部分位于所述沟道区的第一侧表面上，并且所述水平部分位于所述沟道区的顶表面和底表面上。
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公开(公告)号：CN118695610A
公开(公告)日：2024-09-24
申请号：CN202410330775.9
申请日：2024-03-22
申请人： 三星电子株式会社
摘要： 提供了一种三维(3D)铁电随机存取存储器(FeRAM)及其制造方法。所述3D FeRAM包括：在衬底上在垂直方向上堆叠并且在第一水平方向上彼此间隔开的半导体图案；位线，在半导体图案的第一侧表面上，在第一水平方向上延伸并且在垂直方向上彼此间隔开；第一电极，在半导体图案的第二侧表面上，并且在垂直方向和第一水平方向两者上彼此间隔开；铁电层，在第一电极上；第二电极，在铁电层上，在第一水平方向上延伸并且在垂直方向上彼此间隔开；以及字线，在两个相邻的半导体图案之间并在垂直方向上延伸。
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公开(公告)号：CN118695592A
公开(公告)日：2024-09-24
申请号：CN202410335676.X
申请日：2024-03-22
申请人： 三星电子株式会社
IPC分类号： H10B12/00
摘要： 提供集成电路器件，包括：源线，所述源线在基板上在第一水平方向上延伸；沟道层，所述沟道层在竖直方向上延伸，设置在所述源线上，并具有第一侧壁和第二侧壁；俘获层，所述俘获层在所述沟道层的第一侧壁上并包括氧化物半导体；字线，所述字线在所述俘获层的至少一个侧壁上并在与所述第一水平方向交叉的第二水平方向上延伸；栅绝缘层，所述栅绝缘层在所述俘获层的至少一个侧壁与所述字线之间；以及位线，所述位线与所述沟道层电连接并在所述第一水平方向上延伸，其中所述沟道层具有第一带隙能，和所述俘获层具有大于所述第一带隙能的第二带隙能。
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公开(公告)号：CN110021526B
公开(公告)日：2024-09-06
申请号：CN201811416581.1
申请日：2018-11-26
申请人： 三星电子株式会社
IPC分类号： H01L21/311 , H01L21/336
摘要： 本发明提供一种刻蚀方法和一种制造半导体器件的方法。所述刻蚀方法包括：将第一处理气体的等离子体提供到刻蚀对象，以在所述刻蚀对象上形成沉积层，所述第一处理气体包括碳氟化合物气体和惰性气体，并且所述刻蚀对象包括包含氧化硅的第一区和包含氮化硅的第二区；将惰性气体的等离子体提供到在所述刻蚀对象上具有所述沉积层的所述刻蚀对象，以活化所述氧化硅的刻蚀反应，其中，将负直流电压施加到与所述刻蚀对象分隔开以面对所述刻蚀对象的刻蚀表面的相对部，所述相对部包括硅；以及随后，提供第二处理气体的等离子体，以去除刻蚀反应产物，所述第二处理气体包括惰性气体和含氧气体。
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公开(公告)号：CN118510265A
公开(公告)日：2024-08-16
申请号：CN202311713516.6
申请日：2023-12-13
申请人： 三星电子株式会社
IPC分类号： H10B12/00
摘要： 提供了半导体存储器装置。所述半导体存储器装置包括：存储器单元，存储器单元沿第一水平方向、与第一水平方向相交的第二水平方向和垂直方向延伸。存储器单元包括第一晶体管、第二晶体管和电荷存储元件，第一晶体管包括第一沟道结构，第二晶体管包括第二沟道结构，电荷存储元件电连接到第二沟道结构的第一端并且邻近于第一沟道结构。所述半导体存储器装置包括：第一位线，电连接到第一沟道结构的第一端并且沿第二水平方向延伸；选择线，电连接到第一沟道结构的第二端并且沿第二水平方向延伸；第二位线，电连接到第二沟道结构的第二端并且沿第二水平方向延伸；以及栅极线，沿垂直方向延伸。
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公开(公告)号：CN118354611A
公开(公告)日：2024-07-16
申请号：CN202311773901.X
申请日：2023-12-21
申请人： 三星电子株式会社
摘要： 一种半导体器件可以包括：第一堆叠件和第二堆叠件，其沿与基板的顶表面平行的第一方向交替地设置在所述基板上；以及第一焊盘和第二焊盘，其将所述第一堆叠件连接到所述第二堆叠件。所述第一堆叠件和所述第二堆叠件中的每一者可以包括：栅电极；沟道图案，其包围所述栅电极的侧表面并且彼此间隔开；以及第一导电线和第二导电线，其连接到对应的沟道图案。所述第二堆叠件的所述第一导电线和所述第二导电线可以被设置为分别与所述第一堆叠件的所述第一导电线和所述第二导电线相邻。所述第一焊盘和所述第二焊盘可以分别连接到所述第一堆叠件和所述第二堆叠件的所述第一导电线和所述第二导电线。
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公开(公告)号：CN117794248A
公开(公告)日：2024-03-29
申请号：CN202310564136.4
申请日：2023-05-18
申请人： 三星电子株式会社
摘要： 一种半导体存储器件包括单元串以及连接到所述单元串的第一导电柱和第二导电柱。所述单元串包括彼此间隔开地堆叠在衬底上的多个存储单元。所述第一导电柱在第一方向上与所述第二导电柱间隔开。每个所述存储单元包括在所述第一方向上从所述第一导电柱延伸到所述第二导电柱的沟道层、位于所述沟道层上的铁电层以及位于所述铁电层上的电极。所述沟道层包括单晶硅。
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公开(公告)号：CN117377322A
公开(公告)日：2024-01-09
申请号：CN202310290349.2
申请日：2023-03-23
申请人： 三星电子株式会社
摘要： 提供了一种半导体存储器件。所述半导体存储器件包括：位线，在第一方向上延伸；第一字线和第二字线，在第二方向上延伸并且与所述位线交叉；有源图案，在所述第一字线和所述第二字线之间位于所述位线上，并且包括彼此相对的第一竖直部分和第二竖直部分以及在所述第一竖直部分和所述第二竖直部分之间延伸的水平部分；第一数据存储图案，位于所述第一字线与所述有源图案的所述第一竖直部分之间；第二数据存储图案，位于所述第二字线与所述有源图案的所述第二竖直部分之间；以及源极线，连接到所述有源图案，在所述第一方向上延伸，并且与所述第一字线和所述第二字线交叉。
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