公开(公告)号：CN112599531B

公开(公告)日：2022-03-22

申请号：CN202011474031.2

申请日：2016-04-01

申请人： 三星电子株式会社

发明人： 郑夛恽 ,  金智慧 ,  朴株院

IPC分类号： H01L27/11575 ,  H01L27/11565 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/11582

摘要： 本发明公开了一种三维半导体器件，该三维半导体器件包括：在基板上的电极结构，该基板包括第一区和第二区，该电极结构包括顺序地层叠在基板上的接地选择电极、单元电极和串选择电极，其中接地选择电极、单元电极和串选择电极分别包括接地选择焊盘、单元焊盘和串选择焊盘，该接地选择焊盘、该单元焊盘和该串选择焊盘在基板的第二区中限定阶梯结构；穿透每个单元焊盘和在每个单元焊盘下面的电极结构的一部分的多个虚设柱；和电连接到每个单元焊盘的单元接触插塞，其中每个虚设柱穿透在相邻的单元焊盘之间的边界，以及其中相邻的单元焊盘共用虚设柱。

公开(公告)号：CN106057813B

公开(公告)日：2020-12-22

申请号：CN201610203765.4

申请日：2016-04-01

申请人： 三星电子株式会社

发明人： 郑夛恽 ,  金智慧 ,  朴株院

IPC分类号： H01L27/11575 ,  H01L27/11565 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/11582

摘要： 本发明公开了一种三维半导体器件，该三维半导体器件包括：在基板上的电极结构，该基板包括第一区和第二区，该电极结构包括顺序地层叠在基板上的接地选择电极、单元电极和串选择电极，其中接地选择电极、单元电极和串选择电极分别包括接地选择焊盘、单元焊盘和串选择焊盘，该接地选择焊盘、该单元焊盘和该串选择焊盘在基板的第二区中限定阶梯结构；穿透每个单元焊盘和在每个单元焊盘下面的电极结构的一部分的多个虚设柱；和电连接到每个单元焊盘的单元接触插塞，其中每个虚设柱穿透在相邻的单元焊盘之间的边界，以及其中相邻的单元焊盘共用虚设柱。

公开(公告)号：CN106057813A

公开(公告)日：2016-10-26

申请号：CN201610203765.4

申请日：2016-04-01

申请人： 三星电子株式会社

发明人： 郑夛恽 ,  金智慧 ,  朴株院

IPC分类号： H01L27/115

摘要： 本发明公开了一种三维半导体器件，该三维半导体器件包括：在基板上的电极结构，该基板包括第一区和第二区，该电极结构包括顺序地层叠在基板上的接地选择电极、单元电极和串选择电极，其中接地选择电极、单元电极和串选择电极分别包括接地选择焊盘、单元焊盘和串选择焊盘，该接地选择焊盘、该单元焊盘和该串选择焊盘在基板的第二区中限定阶梯结构；穿透每个单元焊盘和在每个单元焊盘下面的电极结构的一部分的多个虚设柱；和电连接到每个单元焊盘的单元接触插塞，其中每个虚设柱穿透在相邻的单元焊盘之间的边界，以及其中相邻的单元焊盘共用虚设柱。

公开(公告)号：CN112366206B

公开(公告)日：2023-11-10

申请号：CN202011291354.8

申请日：2017-01-06

申请人： 三星电子株式会社

发明人： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC分类号： H10B43/20 ,  H10B43/30 ,  H10B43/40 ,  H10B41/20 ,  H10B41/30 ,  H10B41/40

摘要： 提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构在连接区上具有在第一方向上延伸的第一阶梯结构和在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构和在第一方向上延伸的第四阶梯结构。相对于基板的顶表面，第一阶梯结构的斜坡具有第一倾斜角，第二阶梯结构的斜坡具有基本上等于第一倾斜角的第二倾斜角，第四阶梯结构的斜坡具有不同于第一倾斜角的第三倾斜角。

公开(公告)号：CN114156277A

公开(公告)日：2022-03-08

申请号：CN202111429771.9

申请日：2017-01-06

申请人： 三星电子株式会社

发明人： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC分类号： H01L27/11578 ,  H01L27/11568 ,  H01L27/11573

摘要： 提供了制造三维(3D)半导体存储器件的方法。该方法可以包括：在包括单元阵列区和连接区的基板上形成包括竖直地且交替地层叠的绝缘层和水平层的薄层结构；在薄层结构上形成包括竖直地层叠的多个上水平图案的上结构，上结构在连接区上具有在第一方向上形成的第一阶梯结构以及在垂直于第一方向的第二方向上形成的第二阶梯结构；形成掩模图案，掩模图案暴露上结构的第一阶梯结构和第二阶梯结构在连接区上的一部分以及薄层结构在连接区上的一部分；以及使用掩模图案作为蚀刻掩模执行焊盘蚀刻工艺以蚀刻上结构的一部分和薄层结构的一部分。

公开(公告)号：CN114156278A

公开(公告)日：2022-03-08

申请号：CN202111431970.3

申请日：2017-01-06

申请人： 三星电子株式会社

发明人： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC分类号： H01L27/11578 ,  H01L27/11568 ,  H01L27/11573

摘要： 提供了制造三维(3D)半导体存储器件的方法。该方法可以包括：在包括单元阵列区和连接区的基板上形成薄层结构；形成第一掩模图案；使用第一掩模图案作为蚀刻掩模执行第一蚀刻工艺以蚀刻薄层结构；执行减小第一掩模图案的面积的第一修整工艺；交替地且重复地执行第一蚀刻工艺和第一修整工艺以在连接区上形成上结构；形成第二掩模图案；使用第二掩模图案作为蚀刻掩模执行第二蚀刻工艺以蚀刻薄层结构和上结构；执行减小第二掩模图案的面积的第二修整工艺；以及交替地且重复地执行第二蚀刻工艺和第二修整工艺以在上结构下方形成多个中间结构。

公开(公告)号：CN107039457B

公开(公告)日：2021-11-30

申请号：CN201710011121.X

申请日：2017-01-06

申请人： 三星电子株式会社

发明人： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC分类号： H01L27/11578 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11551 ,  H01L27/11521 ,  H01L27/11526

摘要： 提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构具有在连接区上在第一方向上延伸的第一阶梯结构以及在连接区上在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构。每个中间层叠结构暴露设置在其下面的中间层叠结构的第三阶梯结构。

公开(公告)号：CN112599531A

公开(公告)日：2021-04-02

申请号：CN202011474031.2

申请日：2016-04-01

申请人： 三星电子株式会社

发明人： 郑夛恽 ,  金智慧 ,  朴株院

IPC分类号： H01L27/11575 ,  H01L27/11565 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/11582

摘要： 本发明公开了一种三维半导体器件，该三维半导体器件包括：在基板上的电极结构，该基板包括第一区和第二区，该电极结构包括顺序地层叠在基板上的接地选择电极、单元电极和串选择电极，其中接地选择电极、单元电极和串选择电极分别包括接地选择焊盘、单元焊盘和串选择焊盘，该接地选择焊盘、该单元焊盘和该串选择焊盘在基板的第二区中限定阶梯结构；穿透每个单元焊盘和在每个单元焊盘下面的电极结构的一部分的多个虚设柱；和电连接到每个单元焊盘的单元接触插塞，其中每个虚设柱穿透在相邻的单元焊盘之间的边界，以及其中相邻的单元焊盘共用虚设柱。

公开(公告)号：CN112366206A

公开(公告)日：2021-02-12

申请号：CN202011291354.8

申请日：2017-01-06

申请人： 三星电子株式会社

发明人： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC分类号： H01L27/11578 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11551 ,  H01L27/11521 ,  H01L27/11526

摘要： 提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构在连接区上具有在第一方向上延伸的第一阶梯结构和在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构和在第一方向上延伸的第四阶梯结构。相对于基板的顶表面，第一阶梯结构的斜坡具有第一倾斜角，第二阶梯结构的斜坡具有基本上等于第一倾斜角的第二倾斜角，第四阶梯结构的斜坡具有不同于第一倾斜角的第三倾斜角。

公开(公告)号：CN107039457A

公开(公告)日：2017-08-11

申请号：CN201710011121.X

申请日：2017-01-06

申请人： 三星电子株式会社

发明人： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC分类号： H01L27/11578 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11551 ,  H01L27/11521 ,  H01L27/11526

CPC分类号： H01L27/11578 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11551 ,  H01L27/11568 ,  H01L27/11573

摘要： 提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构具有在连接区上在第一方向上延伸的第一阶梯结构以及在连接区上在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构。每个中间层叠结构暴露设置在其下面的中间层叠结构的第三阶梯结构。