公开(公告)号：CN101635260A

公开(公告)日：2010-01-27

申请号：CN200810134089.5

申请日：2008-07-24

申请人： 世界先进积体电路股份有限公司

发明人： 陈巨峰 ,  罗宗仁 ,  郭百钧 ,  宋建宪 ,  阙华君 ,  林安宏

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/06 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/092 ,  H01L27/12

摘要： 本发明提供一种半导体装置、晶体管及其制造方法，该半导体装置的制造方法包括于一基板上形成一外延层，其中上述外延层的导电类型与上述基板的导电类型相同；于上述外延层中形成一第一掺杂区，其中上述第一掺杂区的导电类型与上述外延层的导电类型相反；进行一退火步骤，以扩散上述第一掺杂区中的掺质；于部分上述第一掺杂区中分别形成一第二掺杂区和一第三掺杂区，且彼此相邻，其中上述第二掺杂区的导电类型与第一掺杂区的导电类型相反，上述第三掺杂区的导电类型与第一掺杂区的导电类型相同；于上述外延层上形成一栅极结构，并覆盖部分上述第二掺杂区和上述第三掺杂区。

公开(公告)号：CN116230697A

公开(公告)日：2023-06-06

申请号：CN202111469815.0

申请日：2021-12-03

申请人： 世界先进积体电路股份有限公司

发明人： 张宇瑞 ,  宋建宪 ,  甘铠铨

IPC分类号： H01L23/64

摘要： 一种半导体器件，包含基底、隔离区、第一电阻区块、第二电阻区块、第一连接结构、第一井区及第二井区。基底包含具有第一导电类型的区域，隔离区设置于第一井区及第二井区上，第一电阻区块及第二电阻区块设置于隔离区上且电性连接，第一井区及第二井区设置于基底的上述区域中，且分别设置于第一电阻区块及第二电阻区块的正下方，第一井区及第二井区于一垂直投影方向上不重叠且具有第二导电类型，其中第二导电类型与第一导电类型相反。

公开(公告)号：CN113745349A

公开(公告)日：2021-12-03

申请号：CN202010468102.1

申请日：2020-05-28

申请人： 世界先进积体电路股份有限公司

发明人： 黄绍璋 ,  许凯杰 ,  陈俊智 ,  陈立凡 ,  李庆和 ,  林庭佑 ,  林功凯 ,  周业甯 ,  宋建宪 ,  杨晓莹 ,  许建祺 ,  曾富群

IPC分类号： H01L29/872 ,  H01L29/06

摘要： 一种半导体装置，包括半导体基底、肖特基层、复数个第一掺杂区、复数个第二掺杂区、第一导电层以及第二导电层。半导体基底具有第一导电类型，肖特基层设置在半导体基底上。第一掺杂区以及第二掺杂区具有第二导电类型，并且设置于半导体基底内。第一掺杂区相互平行地沿着第一方向延伸，第二掺杂区相互平行地沿着第二方向延伸且横跨第一掺杂区，并共同在半导体基底内定义出复数个网格区。第一导电层设置在肖特基层上，而第二导电层则设置在半导体基底下。

公开(公告)号：CN118016711A

公开(公告)日：2024-05-10

申请号：CN202211393376.4

申请日：2022-11-08

申请人： 世界先进积体电路股份有限公司

发明人： 邹振东 ,  廖志成 ,  宋建宪 ,  李家豪 ,  陈姿宣

IPC分类号： H01L29/78 ,  H01L29/423 ,  H01L21/336

摘要： 本申请提供一种半导体装置及其形成方法，该半导体装置包括具有第一导电类型的一衬底；形成于前述衬底上的一外延层，且前述外延层具有第一导电类型；自前述外延层的顶表面延伸至前述外延层中的一沟槽结构，前述沟槽结构包括一导电部以及包覆前述导电部的侧壁和底部的一绝缘层；自前述外延层的顶表面延伸至前述外延层中的一阱，前述阱具有一第二导电类型，且前述阱的第一侧壁接触前述沟槽结构，其中在前述阱的一侧和下方为一飘移区，前述飘移区具有第一导电类型且与阱的第二侧壁和底表面接触。半导体装置更包括形成于前述外延层的顶表面上并对应阱的一栅极结构。

公开(公告)号：CN105261644A

公开(公告)日：2016-01-20

申请号：CN201410337867.6

申请日：2014-07-16

申请人： 世界先进积体电路股份有限公司

发明人： 宋建宪

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 本发明提供了一种半导体装置及其制造方法，其中，半导体装置包含半导体层及沟槽，该沟槽形成于此半导体层的顶面。此沟槽具有一底面及一侧壁。此半导体装置还包含源极区及漏极区。源极区及漏极区的其中一者可设于此沟槽的底面，另一者可设于此半导体的顶面，或反之也可。或者，源极区及漏极区皆可设于沟槽的底面。此半导体装置可包含一第一绝缘体，该第一绝缘体设于此沟槽中及源极区及漏极区之间。此半导体装置还可包含一第二绝缘体，该第二绝缘体设于此第一绝缘体及源极区之间。此半导体装置可还包含一导电元件，该导电元件设于此第一绝缘体上，或位于第一绝缘体及第二绝缘体之间。本发明能够在不增加装置占用空间的前提下，增进装置的效能。

公开(公告)号：CN101656231A

公开(公告)日：2010-02-24

申请号：CN200810213016.5

申请日：2008-08-20

申请人： 世界先进积体电路股份有限公司

发明人： 宋建宪 ,  周永隆 ,  陈俞勋 ,  蔡政哲

IPC分类号： H01L21/8249 ,  H01L21/84

摘要： 本发明提供一种整合CMOS组件及BJT组件的半导体装置的制造方法，其包括提供一半导体衬底具有一第一区域和一第二区域，其中第一区域包括一CMOS组件，且第二区域包括一BJT组件。顺应性地沉积一介电层于所述半导体衬底上。移除部份的所述介电层，以形成一间隙壁于所述CMOS组件的一栅极结构的侧壁上，并留下残留薄的所述介电层于所述BJT组件上。完全移除所述残留薄的所述介电层，并完成所述整合CMOS组件及BJT组件的半导体装置。

公开(公告)号：CN112242436A

公开(公告)日：2021-01-19

申请号：CN201910643781.9

申请日：2019-07-17

申请人： 世界先进积体电路股份有限公司

发明人： 陈立哲 ,  宋建宪 ,  林志威 ,  谭鸿志

IPC分类号： H01L29/423 ,  H01L29/78

摘要： 本发明提供一种半导体结构，包括：一基板；一栅极，设置于该基板上；一源极，设置于该基板中，位于该栅极的一侧；一漏极，设置于该基板中，位于该栅极的另一侧；以及一栅极延伸部，设置于该基板上，位于该栅极与该漏极之间，其中该栅极的掺杂型式与该栅极延伸部的掺杂型式相反。通过本发明特殊的半导体结构设计可有效减少开关器件的功率损失，大幅提高开关频率及达到高效能的电功率转换。

公开(公告)号：CN110556357A

公开(公告)日：2019-12-10

申请号：CN201810536558.X

申请日：2018-05-30

申请人： 世界先进积体电路股份有限公司

发明人： 刘兴潮 ,  陈立哲 ,  宋建宪 ,  许书维

IPC分类号： H01L23/522 ,  H01L21/768

摘要： 本发明提供了一种电容结构及其制造方法，包含设置于基底上的第一电极板、设置于第一电极板上的第一电容介电层、和设置于第一电容介电层上的第二电极板。第一电极板的一部份延伸超出第二电极板的一端，以形成一阶梯。此电容结构还包含蚀刻停止层、金属间介电层、第一导孔以及第二导孔。蚀刻停止层设置于第二电极板上，金属间介电层覆盖蚀刻停止层、第二电极板、第一电容介电层和第一电极板。第一导孔穿过金属间介电层以接触第一电极板于延伸超出第二电极板的部分。第二导孔穿过金属间介电层和蚀刻停止层，以接触第二电极板。

公开(公告)号：CN101635260B

公开(公告)日：2012-04-04

申请号：CN200810134089.5

申请日：2008-07-24

申请人： 世界先进积体电路股份有限公司

发明人： 陈巨峰 ,  罗宗仁 ,  郭百钧 ,  宋建宪 ,  阙华君 ,  林安宏

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/06 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/092 ,  H01L27/12

摘要： 本发明提供一种半导体装置、晶体管及其制造方法，该半导体装置的制造方法包括于一基板上形成一外延层，其中上述外延层的导电类型与上述基板的导电类型相同；于上述外延层中形成一第一掺杂区，其中上述第一掺杂区的导电类型与上述外延层的导电类型相反；进行一退火步骤，以扩散上述第一掺杂区中的掺质；于部分上述第一掺杂区中分别形成一第二掺杂区和一第三掺杂区，且彼此相邻，其中上述第二掺杂区的导电类型与第一掺杂区的导电类型相反，上述第三掺杂区的导电类型与第一掺杂区的导电类型相同；于上述外延层上形成一栅极结构，并覆盖部分上述第二掺杂区和上述第三掺杂区。

公开(公告)号：CN111146268B

公开(公告)日：2023-11-24

申请号：CN201811301115.9

申请日：2018-11-02

申请人： 世界先进积体电路股份有限公司

发明人： 甘铠铨 ,  许书维 ,  宋建宪 ,  陈姿亘

IPC分类号： H01L29/06

摘要： 一种半导体装置及其形成方法，该半导体装置包括半导体基板、设置于上述半导体基板中的埋藏层、设置于上述埋藏层上及上述半导体基板中的第一阱区、第二阱区、第三阱区与第四阱区。上述半导体装置亦包括设置于上述第二阱区中的源极区、设置于上述第一阱区中的漏极区、设置于上述第一阱区与上述第二阱区之上的栅极结构、以及设置于上述半导体基板中且围绕上述源极区与上述漏极区的深沟槽隔离结构。上述第二阱区围绕上述第一阱区。上述第三阱区与上述第四阱区位于上述第二阱区的相对两侧。上述深沟槽隔离结构穿过上述埋藏层。本发明可降低半导体装置的尺寸、减少或避免基板漏电流的发生，并避免或减轻闩锁效应。