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公开(公告)号：CN118763118A
公开(公告)日：2024-10-11
申请号：CN202411239239.4
申请日：2024-09-05
申请人： 北京智芯微电子科技有限公司 , 浙江大学
IPC分类号： H01L29/78 , H01L29/423 , H01L29/40 , H01L29/10 , H01L21/28 , H01L21/336
摘要： 本发明涉及半导体技术领域，提供一种分离式深栅LDMOS器件及制造方法、芯片。该器件包括：衬底、体区、漂移区、源区、漏区、分离式深栅结构及场板结构，体区、漂移区、源区及漏区形成于衬底中，体区与源区相接，漂移区与漏区相接；分离式深栅结构包括多个嵌入体区内的纵向深栅，相邻两个纵向深栅之间通过体区相互隔离；场板结构包括多个嵌入漂移区内的场氧化层，相邻两个场氧化层之间通过漂移区相互隔离；相邻两个纵向深栅之间的体区与相邻两个场氧化层之间的漂移区相接，多个纵向深栅分别与多个场氧化层相接。本发明采用分离式的纵向深栅结构和场板结构形成多个导电沟道，增加栅对沟道的控制，增加器件的导通电流，从而降低导通电阻。
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公开(公告)号：CN118136679B
公开(公告)日：2024-07-09
申请号：CN202410553698.3
申请日：2024-05-07
申请人： 北京智芯微电子科技有限公司 , 浙江大学
IPC分类号： H01L29/78 , H01L29/10 , H01L29/423 , H01L21/28 , H01L21/336 , H01L29/15 , H01L29/778 , H01L21/335
摘要： 本发明涉及半导体技术领域，提供一种基于异质结二维电子气的双栅LDMOS器件及制造方法。所述器件包括：衬底、漂移区、体区、源区及漏区，还包括：超晶格薄层、栅氧化层、正栅极及背栅极。超晶格薄层形成于衬底的上表面，漂移区和体区形成于超晶格薄层的表面，源区与体区相接并延伸至衬底与超晶格薄层的一端相接，漏区与漂移区相接并延伸至衬底与超晶格薄层的另一端相接。源区、体区、栅氧化层、正栅极及漏区组成MOSFET结构，使体区表面和漂移区表面形成第一导电沟道；体区与超晶格薄层、衬底及背栅极组成HEMT结构，超晶格薄层的异质结界面形成二维电子气作为第二导电沟道。本发明通过双导电沟道，降低器件的比导通电阻。
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公开(公告)号：CN118299252A
公开(公告)日：2024-07-05
申请号：CN202410685876.8
申请日：2024-05-30
申请人： 北京智芯微电子科技有限公司 , 浙江大学
IPC分类号： H01L21/02 , H01L21/768 , H01L23/532
摘要： 本发明涉及半导体制造领域，提供一种大马士革结构的制造方法及大马士革结构、芯片。该方法包括：在半导体衬底上的金属导电层表面形成低K介电层；采用等离子体刻蚀法对低K介电层进行刻蚀，形成与金属导电层表面连通的通孔或沟槽；利用含有臭氧的清洗液进行清洗，含有臭氧的清洗液与低K介电层的材料发生反应生成一层氧化物，以修复刻蚀过程中等离子体轰击对低K介电层表面的损伤；在退火设备中对清洗后在通孔或沟槽内残余的臭氧进行还原处理，同时加强修复低K介电层的损伤；在通孔或沟槽内形成阻挡层后填充导电金属。本发明能够修复低K介电层表面的损伤，改善阻挡层与低K介电层的黏附，增强金属电迁移性能和应力迁移性能。
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公开(公告)号：CN118136680A
公开(公告)日：2024-06-04
申请号：CN202410553699.8
申请日：2024-05-07
申请人： 北京智芯微电子科技有限公司 , 浙江大学
IPC分类号： H01L29/78 , H01L29/10 , H01L29/423 , H01L21/28 , H01L21/336
摘要： 本发明涉及半导体技术领域，提供一种双载流子LDMOS器件及制造方法。包括：衬底、埋氧化层、N型漂移区、正栅极、P型源区、P型漏区、P型体区、N型源区、N型漏区及背栅极，埋氧化层形成于衬底的上表面，P型源区的底部与N型漂移区及埋氧化层相接，P型漏区的底部与N型漂移区及埋氧化层相接，N型源区与P型体区相接，N型漏区与N型漂移区相接。P型源区、P型漏区、N型漂移区及背栅极组成PLDMOS结构，使N型漂移区的底部形成P型沟道；N型源区、N型漏区、N型漂移区、P型体区及正栅极组成NLDMOS结构，使P型体区的表面形成N型沟道。本发明同时利用P型沟道中空穴和N型沟道中电子的流动，降低器件的比导通电阻。
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公开(公告)号：CN118692986A
公开(公告)日：2024-09-24
申请号：CN202411180660.2
申请日：2024-08-27
申请人： 北京智芯微电子科技有限公司 , 浙江大学
IPC分类号： H01L21/768 , H01L23/538 , C23C16/52
摘要： 本发明涉及半导体技术领域，提供一种隔离芯片层间介质层的制造方法及隔离芯片。所述方法包括：采用脉冲式的等离子增强化学气相淀积方法，在金属层上生长低K介质材料形成第一层薄介质层；采用连续式的等离子增强化学气相淀积方法，采用高频与低频交替的射频频率，在第一层薄介质层表面生长低K介质材料形成第二层厚介质层；采用脉冲式的等离子增强化学气相淀积方法，在第二层厚介质层表面生长低K介质材料形成第三层薄介质层；第一层薄介质层、第二层厚介质层及第三层薄介质层构成隔离芯片层间介质层。本发明采用脉冲式沉积和连续性沉积的方式交替生长低K介质膜，克服了现有技术中隔离芯片层间介质层粘附性较差、应力过大的缺陷。
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公开(公告)号：CN118315291B
公开(公告)日：2024-08-23
申请号：CN202410706029.5
申请日：2024-06-03
申请人： 北京智芯微电子科技有限公司 , 浙江大学
摘要： 本发明提供一种电容隔离器及其制备方法，属于半导体制造技术领域。该电容隔离器制备方法包括：分别制备隔离电容芯片、发射机芯片和接收机芯片，发射机芯片和/或接收机芯片设置有硅通孔；将发射机芯片和接收机芯片分别与隔离电容芯片进行键合，得到电容隔离器。使电容器的耐压性能不再受制于集成电路后端金属互联层的厚度，提高了电容器耐压，可以避免在金属间绝缘层的沉积过程中对硅衬底产生较大的机械应力，降低了衬底弯曲或碎裂和器件失效的风险，从而提高了器件的可靠性。通过将传统的二维集成电路转变为三维集成电路，提高芯片面积率用率，提供了更优的电路连接，降低应力引发器件失效的风险，提高器件可靠性。
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公开(公告)号：CN118136680B
公开(公告)日：2024-07-19
申请号：CN202410553699.8
申请日：2024-05-07
申请人： 北京智芯微电子科技有限公司 , 浙江大学
IPC分类号： H01L29/78 , H01L29/10 , H01L29/423 , H01L21/28 , H01L21/336
摘要： 本发明涉及半导体技术领域，提供一种双载流子LDMOS器件及制造方法。包括：衬底、埋氧化层、N型漂移区、正栅极、P型源区、P型漏区、P型体区、N型源区、N型漏区及背栅极，埋氧化层形成于衬底的上表面，P型源区的底部与N型漂移区及埋氧化层相接，P型漏区的底部与N型漂移区及埋氧化层相接，N型源区与P型体区相接，N型漏区与N型漂移区相接。P型源区、P型漏区、N型漂移区及背栅极组成PLDMOS结构，使N型漂移区的底部形成P型沟道；N型源区、N型漏区、N型漂移区、P型体区及正栅极组成NLDMOS结构，使P型体区的表面形成N型沟道。本发明同时利用P型沟道中空穴和N型沟道中电子的流动，降低器件的比导通电阻。
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公开(公告)号：CN118136679A
公开(公告)日：2024-06-04
申请号：CN202410553698.3
申请日：2024-05-07
申请人： 北京智芯微电子科技有限公司 , 浙江大学
IPC分类号： H01L29/78 , H01L29/10 , H01L29/423 , H01L21/28 , H01L21/336 , H01L29/15 , H01L29/778 , H01L21/335
摘要： 本发明涉及半导体技术领域，提供一种基于异质结二维电子气的双栅LDMOS器件及制造方法。所述器件包括：衬底、漂移区、体区、源区及漏区，还包括：超晶格薄层、栅氧化层、正栅极及背栅极。超晶格薄层形成于衬底的上表面，漂移区和体区形成于超晶格薄层的表面，源区与体区相接并延伸至衬底与超晶格薄层的一端相接，漏区与漂移区相接并延伸至衬底与超晶格薄层的另一端相接。源区、体区、栅氧化层、正栅极及漏区组成MOSFET结构，使体区表面和漂移区表面形成第一导电沟道；体区与超晶格薄层、衬底及背栅极组成HEMT结构，超晶格薄层的异质结界面形成二维电子气作为第二导电沟道。本发明通过双导电沟道，降低器件的比导通电阻。
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公开(公告)号：CN118566589A
公开(公告)日：2024-08-30
申请号：CN202410691002.3
申请日：2024-05-30
申请人： 北京智芯微电子科技有限公司 , 浙江大学
摘要： 本发明公开一种新型测量薄膜电阻温度系数的方法及系统。本发明给电阻施加不同大小的恒定电流来控制电阻的温度；基于四探针法并通过改进的范德堡法计算电阻；基于不同恒定电流下所测得的电阻，结合红外测温仪获取的温度，计算得到电阻温度系数。本发明可以快速测量出温度，并由此计算出温度系数，节省大量时间成本，同时本发明不受样品大小和探针游移的影响，无需保持重复测量时探针位置一致性。
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公开(公告)号：CN118136678A
公开(公告)日：2024-06-04
申请号：CN202410553697.9
申请日：2024-05-07
申请人： 北京智芯微电子科技有限公司 , 浙江大学
IPC分类号： H01L29/78 , H01L29/10 , H01L29/423 , H01L21/28 , H01L21/336
摘要： 本发明涉及半导体技术领域，提供一种双栅双沟道LDMOS器件及制造方法。所述LDMOS器件包括：衬底，形成于衬底上的掩埋层、漂移区、体区、源区和漏区，以及位于体区上表面的栅氧化层和第一栅极；体区与源区及漂移区相接，漂移区与源区及漏区相接，掩埋层位于漂移区的底部，掩埋层与器件本体外的第二栅极相连；体区与栅氧化层及第一栅极组成MOSFE结构，使得体区表面形成第一沟道；体区与漂移区、掩埋层及第二栅极组成JFET结构，使得漂移区表面形成第二沟道。本发明通过双导电沟道的方式，提高击穿电压同时降低器件的比导通电阻，该器件的结构简单，制造工艺复杂度较低且可与CMOS工艺集成。
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