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公开(公告)号：CN112420596A
公开(公告)日：2021-02-26
申请号：CN202010321979.8
申请日：2020-04-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528
Abstract: 一种半导体装置的形成方法，提供导电填充层于内连线层的开口中。形成晶种层，接着氧化晶种层的一部分。在处理工艺中移除氧，并保湿且水解去氧化的晶种层表面以形成羟基化的子层。导电填充层形成于羟基子层上。
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公开(公告)号：CN110649155B
公开(公告)日：2022-11-29
申请号：CN201910309884.1
申请日：2019-04-17
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例描述了一种可以防止或减少Cu从互连层向磁隧道结(MTJ)结构向外扩散的示例性方法。该方法包括在衬底上形成互连层，该互连层包括其中具有开口的层间介电叠层；在开口中设置金属以形成相应的导电结构；以及选择性地在金属上沉积扩散阻挡层。在该方法中，选择性地沉积扩散阻挡层包括对金属表面进行预处理；设置前体以在金属上选择性地形成部分分解的前体层；以及将部分分解的前体层暴露于等离子体以形成扩散阻挡层。方法还包括在扩散阻挡层上方的互连层上形成MTJ结构，其中MTJ结构的底部电极与扩散阻挡层对准。本发明的实施例还涉及半导体结构及其形成方法。
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公开(公告)号：CN109817660A
公开(公告)日：2019-05-28
申请号：CN201811195215.8
申请日：2018-10-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/22
Abstract: 提供介层窗结构、利用介层窗结构的磁阻式随机存取记忆体装置及磁阻式随机存取记忆体装置的制造方法。在磁阻式随机存取记忆体装置的制造方法中，首先，沉积第一介电层在晶体管上。接着，形成接触窗在第一介电层内，且接触窗是电性连接至晶体管。然后，沉积金属氮化物层在第一介电层及接触窗上。接着，沉积蚀刻中止层在金属氧化物层上。然后，沉积第二介电层在蚀刻中止层上。接着，形成介层窗结构在第二介电层、蚀刻中止层及金属氮化物层内，且介层窗结构是位于接触窗上。然后，形成记忆体堆叠在介层窗结构上。
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公开(公告)号：CN111129065A
公开(公告)日：2020-05-08
申请号：CN201911036865.2
申请日：2019-10-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体结构的形成方法，并提供一种磁穿隧接面(magnetic tunnel junction,MTJ)存储单元的形成方法，其用于磁阻式随机存取存储器(magneto-resistive random access memory,MRAM)阵列之中。进行预清洗工艺以移除金属氧化层，其可形成于磁穿隧接面存储单元的底电极的顶表面上。在预清洗工艺期间，沉积磁穿隧接面层之前，底电极可曝露于空气中。预清洗工艺可包括远程等离子体工艺，其中金属氧化物与远程等离子体中所产生的氢自由基反应。
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公开(公告)号：CN110957240A
公开(公告)日：2020-04-03
申请号：CN201910911362.9
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/67 , H01L21/677 , G01C9/00
Abstract: 本公开涉及一种感应器、装载端及水平方法，该装载端包括一电平感应器一、以及使用一装载端使装载端水平。在一个实施例中，一种感应器包括：一加速度计、多个指示灯、一处理器及一有线连接。加速度计配置以检测一装载端的电平及振动，并产生多个数据。指示灯配置以基于装载端的电平显示一水平测量及一水平方向。处理器配置以处理由加速度计所产生的数据。有线连接配置以将处理器连接至一外部装置。
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Patent Agency Ranking
公开(公告)号：CN110957240B
公开(公告)日：2022-07-26
申请号：CN201910911362.9
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/67 , H01L21/677 , G01C9/00
Abstract: 本公开涉及一种感应器、装载端及水平方法，该装载端包括一电平感应器一、以及使用一装载端使装载端水平。在一个实施例中，一种感应器包括：一加速度计、多个指示灯、一处理器及一有线连接。加速度计配置以检测一装载端的电平及振动，并产生多个数据。指示灯配置以基于装载端的电平显示一水平测量及一水平方向。处理器配置以处理由加速度计所产生的数据。有线连接配置以将处理器连接至一外部装置。
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公开(公告)号：CN110970461B
公开(公告)日：2022-06-28
申请号：CN201910927513.X
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 磁阻随机存取存储器(MRAM)器件的顶部电极位于磁隧道结(MTJ)上方，顶部电极是使用取向为(111)晶体结构的氮化钛膜，代替钽、氮化钽和/或包括钽和氮化钽的多层使用。本申请的实施例还涉及MRAM设备、形成MRAM设备的方法、和MRAM单元。
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公开(公告)号：CN112599662A
公开(公告)日：2021-04-02
申请号：CN202011060326.5
申请日：2020-09-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文公开了一种半导体结构的形成方法，包括于磁性穿隧接面(magnetic tunnel junction,MTJ)层上方形成第一顶电极(top electrode,TE)层，并对第一TE层进行平滑处理。平滑处理是于形成第一TE层之后原位进行。平滑处理从第一TE层移除尖峰点缺陷。可于第一TE层上方形成多个额外的TE层。
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公开(公告)号：CN110970461A
公开(公告)日：2020-04-07
申请号：CN201910927513.X
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 磁阻随机存取存储器(MRAM)器件的顶部电极位于磁隧道结(MTJ)上方，顶部电极是使用取向为(111)晶体结构的氮化钛膜，代替钽、氮化钽和/或包括钽和氮化钽的多层使用。本申请的实施例还涉及MRAM设备、形成MRAM设备的方法、和MRAM单元。
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公开(公告)号：CN110957267B
公开(公告)日：2025-03-21
申请号：CN201910921677.1
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H10D30/01
Abstract: 提供内连线结构及其形成方法。形成介电层及其中的开口于基底之上。形成导电晶种层于介电层的顶面之上、以及沿着开口的底端和侧壁。形成导电填充层于晶种层之上。可透过表面预处理还原/移除晶种层表面上的金属氧化物。在清洁表面未暴露于氧的情况下，透过沉积填充材料于晶种层之上覆盖清洁表面。表面处理可包含使用氢自由基的反应性远程等离子体清洁。如果使用电镀沉积填充层，则表面处理可包含在开启电镀电流之前将基底浸至于电解质中。其他表面处理可包含使用氢自由基的主动预处理；或使用MCxT设备的Ar溅射。
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