公开(公告)号：CN1722436A

公开(公告)日：2006-01-18

申请号：CN200510086137.4

申请日：2005-07-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张启宣 ,  刘俊秀 ,  黄宗义 ,  陈忠义 ,  宋自强 ,  黄志博

IPC: H01L27/04 ,  H01L29/78 ,  H01L21/762

CPC classification number: H01L21/76229 ,  H01L21/76232 ,  H01L21/82385 ,  H01L21/823857 ,  H01L29/0653 ,  H01L29/42368 ,  H01L29/66681 ,  H01L29/7391 ,  H01L29/7816

Abstract: 本发明是提供一种半导体装置，具体为一种内含高电压MOS的半导体装置以及其制造方法。该半导体装置是包括一基板，该基板上具有彼此分离的低电压装置区域与高电压装置区域。该半导体装置亦包括数个内含绝缘体的隔离区域，并且该等隔离区域当中至少一个是形成于该高电压区域内的其中一个阱内。该高电压区域内由主动区至隔离区域的过渡角是大于一预定角，在某些实施例中，是与垂直线的夹角大于40度。该等隔离区域可利用浅沟槽绝缘技术形成；该等隔离区域亦可利用硅局部氧化技术所形成的场氧化物来制造。

公开(公告)号：CN100380663C

公开(公告)日：2008-04-09

申请号：CN200510098325.9

申请日：2005-09-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 宋自强 ,  黄志博 ,  叶任贤 ,  刘俊秀 ,  张启宣 ,  陈忠义

IPC: H01L27/02 ,  H01L21/761

CPC classification number: H01L21/761 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/0928

Abstract: 本发明是有关于一种自动掺杂使N阱及N+埋藏层隔离的半导体元件，该半导体元件包括有复数个低电压N阱区域偏压在不同的电位上，并藉由一共通N+埋藏层及至少一高电压N阱区域与基材隔离。低电压N阱区域经由一共通P+埋藏层与下方的共通N+埋藏层结合。此方法适用于形成半导体元件的基材，其包括了形成N+埋藏层在一负偏压P型半导体的一指定低电压区域，藉由植入P型杂质离子，例如铟，进入到P+埋藏层中，以形成P+埋藏层在N+埋藏层中，长出覆盖P+埋藏层的P型磊晶层，使P型杂质离子扩散进入到P型磊晶层，以致于P+埋藏层延伸进入到N+埋藏层。低电压P阱区域也形成在P型磊晶层且连接到P+埋藏层。

公开(公告)号：CN1783493A

公开(公告)日：2006-06-07

申请号：CN200510105602.4

申请日：2005-09-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘俊秀 ,  张启宣 ,  宋自强 ,  陈忠义 ,  黄志博

IPC: H01L27/04 ,  H01L21/76

CPC classification number: H01L21/761 ,  H01L21/76232 ,  H01L27/088 ,  H01L27/0921

Abstract: 本发明是有关于一种隔离各种操作电压的集成电路的半导体结构，包括一隔离环位于半导体基材上，并环绕第一电路区与第二电路区。埋入隔离层连续地延伸穿过半导体基材中的第一电路区与第二电路区。埋入隔离层与隔离环交接，藉以将第一电路区及第二电路区与半导体基材的背面偏压隔离。经离子强化隔离层，将位于第一电路区的第一井及第二电路区的第二井与隔离环及埋入隔离层分开，藉以防止穿孔穿过第一与第二电路区的第一井及第二井与埋入隔离层之间。

公开(公告)号：CN100565878C

公开(公告)日：2009-12-02

申请号：CN200510086137.4

申请日：2005-07-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张启宣 ,  刘俊秀 ,  黄宗义 ,  陈忠义 ,  宋自强 ,  黄志博 ,  叶任贤

IPC: H01L27/04 ,  H01L29/78 ,  H01L21/762

CPC classification number: H01L21/76229 ,  H01L21/76232 ,  H01L21/82385 ,  H01L21/823857 ,  H01L29/0653 ,  H01L29/42368 ,  H01L29/66681 ,  H01L29/7391 ,  H01L29/7816

Abstract: 本发明是提供一种半导体装置，具体为一种内含高电压MOS的半导体装置以及其制造方法。该半导体装置是包括一基板，该基板上具有彼此分离的低电压装置区域与高电压装置区域。该半导体装置亦包括数个内含绝缘体的隔离区域，并且该等隔离区域当中至少一个是形成于该高电压区域内的其中一个阱内。该高电压区域内由主动区至隔离区域的过渡角是大于一预定角，在某些实施例中，是与垂直线的夹角大于40度。该等隔离区域可利用浅沟槽绝缘技术形成；该等隔离区域亦可利用硅局部氧化技术所形成的场氧化物来制造。

公开(公告)号：CN1794450A

公开(公告)日：2006-06-28

申请号：CN200510098325.9

申请日：2005-09-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 宋自强 ,  黄志博 ,  叶任贤 ,  刘俊秀 ,  张启宣 ,  陈忠义

IPC: H01L27/02 ,  H01L21/761

CPC classification number: H01L21/761 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/0928

Abstract: 本发明是有关于一种自动掺杂使N井及N+埋藏层隔离的半导体元件，该半导体元件包括有复数个低电压N井区域偏压在不同的电位上，并藉由一共通N+埋藏层及至少一高电压N井区域与基材隔离。低电压N井区域经由一共通P+埋藏层与下方的共通N+埋藏层结合。此方法适用于形成半导体元件的基材，其包括了形成N+埋藏层在一负偏压P型半导体的一指定低电压区域，藉由植入P型杂质离子，例如铟，进入到P+埋藏层中，以形成P+埋藏层在N+埋藏层中，长出覆盖P+埋藏层的P型磊晶层，使P型杂质离子扩散进入到P型磊晶层，以致于P+埋藏层延伸进入到N+埋藏层。低电压P井区域也形成在P型磊晶层且连接到P+埋藏层。