公开(公告)号：CN104637937B

公开(公告)日：2018-08-28

申请号：CN201410032391.5

申请日：2014-01-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林以唐 ,  蔡俊雄 ,  万幸仁

IPC: H01L27/02 ,  H01L21/822 ,  H01L21/762

CPC classification number: H01L21/76251 ,  H01L21/761 ,  H01L27/0251 ,  H01L27/0629 ,  H01L27/0688 ,  H01L27/0886 ,  H01L27/092 ,  H01L27/0924 ,  H01L27/1207

Abstract: 本发明提供了一种在不同半导体器件层上具有不同电路功能的多层半导体器件结构。半导体结构包括在块状衬底上所制造的第一半导体器件层。第一半导体器件层包括用于执行第一电路功能的第一半导体器件。第一半导体器件层包括不同材料的图案化顶面。半导体结构还包括在绝缘体上半导体衬底上所制造的第二半导体器件层。第二半导体器件层包括用于执行第二电路功能的第二半导体器件。第二电路功能不同于第一电路功能。接合表面连接在第一半导体器件层的图案化顶面和SOI衬底的底面之间。SOI衬底的底面经由接合表面接合至第一半导体器件层的图案化的顶面。本发明提供了用于具有多个半导体器件层的半导体结构的系统和方法。

公开(公告)号：CN104038120B

公开(公告)日：2018-04-27

申请号：CN201410076749.4

申请日：2014-03-04

Applicant: 精工爱普生株式会社

Inventor： 守屋勇 ,  山田敦史

IPC: H02P7/29 ,  H01L27/088

CPC classification number: H01L27/0928 ,  H01L21/761 ,  H01L21/823814 ,  H01L21/82385 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/092 ,  H02M7/53871 ,  H03K17/0822 ,  H03K2217/0027 ,  H03K2217/0045

Abstract: 本发明涉及一种电路装置及电子设备。电路包括噪声产生源和因噪声而受到不良影响的模拟电路/逻辑电路，所述模拟电路/逻辑电路的至少一部分被构成在导电性与基板不同的埋入杂质层上，并且其周围的至少一部分被不同于基板的杂质层所包围，由此阻碍噪声自噪声产生源的传播。

公开(公告)号：CN105206560B

公开(公告)日：2018-03-27

申请号：CN201510651903.0

申请日：2009-02-17

Applicant: 先进模拟科技公司

Inventor： 唐纳德.R.迪斯尼 ,  理查德.K.威廉斯

IPC: H01L21/761 ,  H01L21/762 ,  H01L21/763 ,  H01L21/8222 ,  H01L21/8228 ,  H01L21/8238 ,  H01L27/082 ,  H01L29/417 ,  H01L29/732

CPC classification number: H01L21/761 ,  H01L21/76243 ,  H01L21/76267 ,  H01L21/763 ,  H01L21/8222 ,  H01L21/82285 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/0825 ,  H01L27/0826 ,  H01L29/41708 ,  H01L29/732

Abstract: 形成在半导体衬底中的隔离的晶体管包括埋设的底隔离区域和填充沟槽，该填充沟槽从衬底的表面向下延伸到底隔离区域。底隔离区域与填充沟槽一起形成衬底的隔离袋。在替代的实施例中，掺杂的侧壁区域从沟槽的底部向下延伸到底隔离区域。衬底不包含外延层，从而克服了与制造外延层有关的许多问题。

公开(公告)号：CN107665922A

公开(公告)日：2018-02-06

申请号：CN201710630022.X

申请日：2017-07-28

Applicant: 英飞凌科技奥地利有限公司

Inventor： F.布鲁基 ,  M.达伊内塞

IPC: H01L29/739 ,  H01L21/331

CPC classification number: H01L21/2257 ,  H01L21/2255 ,  H01L21/2256 ,  H01L21/761 ,  H01L21/76205 ,  H01L21/76224 ,  H01L21/76237 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/66333 ,  H01L29/6634 ,  H01L29/7395

Abstract: 本发明涉及反向阻断IGBT。一种制造反向阻断IGBT（绝缘栅双极晶体管）的方法，包括：在半导体衬底的器件区域中形成多个IGBT单元；在半导体衬底的围绕器件区域的周界区域中形成反向阻断边缘终端结构；在半导体衬底的切口区域与反向阻断边缘终端结构之间在周界区域中蚀刻一个或多个沟槽；沉积p型掺杂物源，其至少部分地填充所述一个或多个沟槽；以及将p型掺杂物从p型掺杂物源扩散到围绕所述一个或多个沟槽的半导体材料中，以便在半导体衬底的下表面处减薄半导体衬底之后在周界区域中形成从半导体衬底的上表面延伸到半导体衬底的下表面的连续p型掺杂区域。

公开(公告)号：CN103875069B

公开(公告)日：2018-01-16

申请号：CN201280049864.1

申请日：2012-11-13

Applicant: 富士电机株式会社

Inventor： 山路将晴 ,  澄田仁志

IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088 ,  H01L29/06 ,  H01L29/78

CPC classification number: H01L29/407 ,  H01L21/761 ,  H01L21/765 ,  H01L21/823481 ,  H01L27/088 ,  H01L29/063 ,  H01L29/0878 ,  H01L29/402 ,  H01L29/42368 ,  H01L29/7811 ,  H01L29/7816

Abstract: 本发明中，形成耐压区域以包围逻辑电路形成区域，在该耐压区域的一部分上形成用于电平移位的高耐压MOSFET(71、72)，在该高耐压MOSFET(71、72)的漏极区域与逻辑电路形成区域之间形成p‑开口部区域(131)，在该p‑开口部区域(131)上配置与连接至逻辑电路形成区域的电源的负极侧相连接的屏蔽层(300)。由此，能够提供一种具有电平移位电路的高耐压半导体装置，该电平移位电路能够在高耐压IC进行开关时或保持长期可靠性的过程中稳定地进行工作。

公开(公告)号：CN107546224A

公开(公告)日：2018-01-05

申请号：CN201710505735.3

申请日：2017-06-28

Applicant: 三星电子株式会社

Inventor： 金容顿 ,  黄仁俊 ,  姜廷翰

IPC: H01L27/06

CPC classification number: H01L29/7816 ,  H01L21/761 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/66689

Abstract: 本发明提供一种半导体器件，该半导体器件包括：第一导电类型的基板；在基板上的栅电极；第一导电类型的第一高浓度杂质区，设置在栅电极的第一侧；第一导电类型的第一阱，设置在第一高浓度杂质区下面并围绕第一高浓度杂质区；第二导电类型的第二阱，交叠栅电极的一部分并邻近第一阱；以及第二导电类型的第一深阱，设置在第一阱和第二阱下面，第一深阱和第一高浓度杂质区响应于第一电压。

公开(公告)号：CN107393869A

公开(公告)日：2017-11-24

申请号：CN201710266873.0

申请日：2017-04-21

Applicant: 德州仪器公司

Inventor： 蔡金宇 ,  伊姆兰·汗 ,  吴小菊

IPC: H01L21/77 ,  H01L27/02

CPC classification number: H01L29/7816 ,  H01L21/761 ,  H01L21/76202 ,  H01L21/76224 ,  H01L29/0619 ,  H01L29/0649 ,  H01L29/0696 ,  H01L29/1045 ,  H01L29/1087 ,  H01L29/42368 ,  H01L29/66568 ,  H01L29/66681 ,  H01L29/7833 ,  H01L21/77 ,  H01L27/02

Abstract: 本发明提供一种p沟道漏极延伸金属氧化物半导体DEPMOS装置(100)，其包含经掺杂表面层(115)、在所述经掺杂表面层内界定n阱长度及宽度方向的至少一个n阱指形件(1201)。第一p阱(125a)位于所述n阱指形件的一侧上、包含p+源极(126)，且第二p阱(125b)位于所述n阱指形件的相对侧上、包含p+漏极(136)。栅极堆叠界定所述n阱指形件的在所述源极(126)与漏极(136)之间的沟道区域(120a)。场电介质层(111)位于所述经掺杂表面层的一部分上，所述部分界定有源区边界、包含第一有源区(140)，所述第一有源区(140)具有包含沿着所述宽度方向的第一有源区边界(WD边界)(140a1)的第一有源区边界(140a)。所述n阱指形件包含位于所述WD边界(140a1)的一部分上方的掺杂降低指形件边缘区域(160)。

公开(公告)号：CN103456769B

公开(公告)日：2017-04-12

申请号：CN201310218178.9

申请日：2013-06-04

Applicant: 英飞凌科技奥地利有限公司

Inventor： A.毛德尔 ,  F.J.尼德诺茨海德 ,  H-J.舒尔策 ,  H.舒尔策

IPC: H01L29/06 ,  H01L21/02

CPC classification number: H01L29/861 ,  H01L21/761 ,  H01L21/76224 ,  H01L29/0619 ,  H01L29/0649 ,  H01L29/0692 ,  H01L29/872

Abstract: 本发明涉及具有沟槽结构的半导体器件。半导体器件的半导体本体包括第一导电类型的掺杂层以及一个或更多个第二导电类型的掺杂区域。一个或更多个掺杂区域在掺杂层和半导体本体的第一表面之间形成。沟槽结构从第一和第二相对表面中的一个延伸到半导体本体中。沟槽结构被布置在半导体本体的彼此电连接的部分之间。沟槽结构可以被布置用于减轻机械应力，局部控制电荷载流子迁移率，局部控制电荷载流子复合率和/或对埋入的扩散区域整形。

公开(公告)号：CN106558605A

公开(公告)日：2017-04-05

申请号：CN201610656480.6

申请日：2016-08-11

Applicant: 瑞萨电子株式会社

Inventor： 长田尚

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/423

CPC classification number: H01L29/7397 ,  H01L21/761 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/401 ,  H01L29/404 ,  H01L29/407 ,  H01L29/66348 ,  H02M7/537 ,  H01L29/7396 ,  H01L29/42356 ,  H01L29/6634 ,  H01L29/66477

Abstract: 本发明涉及半导体器件及其制造方法。【课题】提高半导体器件的性能。【解决方案】半导体器件具备两个元件部(PR1)、和介于两个元件部(PR1)之间的介入部(PR2)。介入部(PR2)具有形成于半导体层(SLn)中的位于两个沟槽(T4)之间的部分的p型体区域(PB1)、和分别形成于半导体层(SLn)中的分别隔着两个沟槽(T4)的各个而位于p型体区域(PB1)的两侧的两个部分的两个p型浮置区域(PF1)。p型浮置区域(PF1)的下端相对p型体区域(PB1)的下端配置于下侧。

公开(公告)号：CN104303285B

公开(公告)日：2017-03-01

申请号：CN201380024778.X

申请日：2013-07-10

Applicant: 富士电机株式会社

Inventor： 鲁鸿飞

IPC: H01L21/76 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L29/7395 ,  H01L21/265 ,  H01L21/26506 ,  H01L21/324 ,  H01L21/761 ,  H01L29/0619 ,  H01L29/1095 ,  H01L29/32 ,  H01L29/404 ,  H01L29/66333

Abstract: 本发明可以提供一种反向阻断IGBT，其在n-型漂移区域(1)内部设有n型低寿命调整区域(1b)，该n型低寿命调整区域(1b)与终端p基极区域(2-1)以及p型保护环(7)间隔开设置，与终端p基极区域(2-1)或p型保护环(7)的底面相比，位于距离衬底表面更深的位置。n型低寿命调整区域(1b)的载流子寿命低于n-型漂移区域(1)的载流子寿命。可以在抑制关断损耗和导通电压间平衡关系劣化的同时，抑制高温反向漏电流和关断损耗的増大。