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公开(公告)号：CN1846274A
公开(公告)日：2006-10-11
申请号：CN200480024932.4
申请日：2004-08-17
申请人： 因芬尼昂技术股份公司
发明人： P·佩赫米勒
IPC分类号： G11C5/14 , G11C11/404 , G11C11/4074
CPC分类号： G11C5/146 , G11C11/404 , G11C11/4074 , G11C11/408
摘要： 存储器件中的体触点的活动控制能在器件工作期间提供可变的衬底电压。体触点可用于调整激活的存储单元中开关的体偏置，同时维持不活动的存储单元中开关的体偏置。这就能降低体效应(即是由于衬底或本体电压的变化所引起的阈值电压的变化)并且因此能够在激活字线(WL)的同时提供改善的矩阵器件性能(例如降低数据不纯)。
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公开(公告)号：CN1288237A
公开(公告)日：2001-03-21
申请号：CN00133138.8
申请日：2000-09-14
申请人： 因芬尼昂技术股份公司
发明人： P·佩赫米勒
IPC分类号： G11C11/22
CPC分类号： G11C11/22 , G11C11/4074
摘要： 每个存储器电容C的一个电极经所属的选择晶体管T与位线BLi之一相连,并且其另一个电极与片状分段PLA,PLB;PLC,PLD之一相连。其中的每个选择晶体管T的一个控制端与字线WLi之一相连。在一个正常工作方式中,对所述存储单元MC进行存取时,分别只有一个所述片状分段得到脉冲电位。在一个测试工作方式中,所述两个片状分段同时得到脉冲电位。
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公开(公告)号：CN1160738C
公开(公告)日：2004-08-04
申请号：CN00133114.0
申请日：2000-09-14
申请人： 因芬尼昂技术股份公司
发明人： P·佩赫米勒
IPC分类号： G11C29/00
摘要： 一种集成式存储器，具有：至少两个相互对应的位线；至少一个字线，所述字线与相对应的位线相交；在交叉点附近的一个存储单元；第一基准字线与位线相交，并具有设置在交叉点附近的第一基准存储单元；至少一个第二基准字线与位线相交，并具有设置在交叉点附近的第二基准存储单元，其中，在正常工作方式下，第一基准存储单元产生一个位线基准电位，之后，将所产生的基准电位与通过存储单元产生的基准电位相比较；并且，在校验工作方式下，第二基准存储单元产生一个基准电位，之后，将所产生的基准电位与通过第一基准存储单元产生的基准电位相比较。
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公开(公告)号：CN1319847A
公开(公告)日：2001-10-31
申请号：CN00137372.2
申请日：2000-11-22
申请人： 因芬尼昂技术股份公司
发明人： P·佩赫米勒
CPC分类号： G11C29/781
摘要： 集成式存储器,包括参考字线(WLREF,/WLREF)、字线(WLi)和冗余字线(RWL1,RWL2)。该存储器包括一个可编程的激活单元(AKT),与其编程状态相关的是,冗余字线(RWL1,RWL2)和与其相连的冗余存储单元(RC)是否在存储器工作期间代替所述字线(WLi)之一以及与其相连的存储单元(MC),或者代替参考字线(WLREF,/WLREF)以及与其相连的参考单元(CREF)。
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公开(公告)号：CN1288236A
公开(公告)日：2001-03-21
申请号：CN00133114.0
申请日：2000-09-14
申请人： 因芬尼昂技术股份公司
发明人： P·佩赫米勒
摘要： 存储单元(MC)设置在字线(WLi)和位线(BL,/BL)交叉点上。包括设置在至少一个第一基准字线(RWL1,RWL1’)和位线(BL,/BL)交叉点上的第一基准单元(RC1),并且该基准单元在正常工作方式下在阅读所述存储单元(MC)前用于在所述位线中产生一个基准电位。还包括设置在至少一个第二基准字线(RWL2,RWL2’,RWL3)和位线(BL,/BL)交叉点上的第二基准单元(RC2,RC3),并且该基准单元在校验工作方式下在阅读所述第一基准单元(RC1)前用于在所述位线中产生一个基准电位。
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公开(公告)号：CN100555444C
公开(公告)日：2009-10-28
申请号：CN200480024932.4
申请日：2004-08-17
申请人： 因芬尼昂技术股份公司
发明人： P·佩赫米勒
IPC分类号： G11C5/14 , G11C11/404 , G11C11/4074
CPC分类号： G11C5/146 , G11C11/404 , G11C11/4074 , G11C11/408
摘要： 存储器件中的体触点的活动控制能在器件工作期间提供可变的衬底电压。体触点可用于调整激活的存储单元中开关的体偏置，同时维持不活动的存储单元中开关的体偏置。这就能降低体效应(即是由于衬底或本体电压的变化所引起的阈值电压的变化)并且因此能够在激活字线(WL)的同时提供改善的矩阵器件性能(例如降低数据不纯)。
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公开(公告)号：CN1833289A
公开(公告)日：2006-09-13
申请号：CN200480022511.8
申请日：2004-08-05
申请人： 因芬尼昂技术股份公司
发明人： P·佩赫米勒
CPC分类号： G11C8/00
摘要： 本发明涉及用于经由各自的存储器芯片接口连接一个或多个存储器芯片的集线器模块，其具有用于将集线器模块连接到地址总线的地址输入端并具有用于连接到另一条地址总线的地址输出端，具有地址解码器单元，以便使用被施加到地址输入端的地址来寻址所连接的存储器芯片之一或者将所施加的地址施加到地址输出端，以错误识别单元为特征，以便使用所提供的校验数据来检测一个或多个存储器芯片的存储区中的错误。
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公开(公告)号：CN1201333C
公开(公告)日：2005-05-11
申请号：CN01122144.5
申请日：2001-07-03
申请人： 因芬尼昂技术股份公司
发明人： P·佩赫米勒
CPC分类号： G11C11/16
摘要： 一种集成存储器，其带有具有磁阻存储效应的存储单元(MC)，所述的存储单元分别被连接在多个列线(BL0～BLn)中的一个与多个行线(WL0～WLm)中的一个之间。为了读取与所述行线(WL2)相连的存储单元(MC2)的数据信号(DA)，所述行线之一(WL2)可以在选择电路(2)内与选择信号(GND)的端子相连。如此地控制其它的行线(WL0，WL1，WLm)，使得其在所述选择电路(2)内被电隔离开，以便读取数据信号(DA)。由此可以实现较可靠的读取过程。
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