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公开(公告)号：CN118946136A
公开(公告)日：2024-11-12
申请号：CN202310524976.8
申请日：2023-05-09
Applicant: 中芯国际集成电路制造(上海)有限公司
Inventor： 崔丛丛
IPC: H10B10/00 , G11C11/404
Abstract: 一种SRAM单元以及存储器，SRAM单元包括：所述栅极结构露出的有源区用于形成源漏区，且所述栅极结构和位于所述栅极结构两侧的源漏区用于构成MOS晶体管；在所述第一下拉区中，所述第一栅极结构以及第二栅极结构均暴露出两侧的有源区，且所述第一栅极结构和第二栅极结构之间电连接，位于所述第一栅极结构和第二栅极结构远离彼此一侧的源漏区之间电连接；在所述第二下拉区中，所述第一栅极结构以及第二栅极结构均暴露出两侧的有源区，且所述第一栅极结构和第二栅极结构之间电连接，位于所述第一栅极结构和第二栅极结构远离彼此一侧的源漏区之间电连接。本发明实施例提升了SRAM单元的性能。
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公开(公告)号：CN112470224B
公开(公告)日：2024-03-08
申请号：CN201980049411.0
申请日：2019-05-09
Applicant: 美光科技公司
IPC: G11C11/404 , G11C11/4091 , G11C11/4093
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公开(公告)号：CN114631145A
公开(公告)日：2022-06-14
申请号：CN202080076080.2
申请日：2020-08-26
Applicant: 株式会社半导体能源研究所
IPC: G11C11/404 , G11C11/405 , G06F13/16 , G06F12/06
Abstract: 提供一种电路面积小且功耗低的信息装置。信息处理装置包括NAND型存储部及控制器。此外，存储部包括不同块的第一串及第二串。第一串包括第一存储单元，第二串包括第二存储单元。控制器接收第一数据及包含写入第一数据的指令的信号来对第一存储单元写入第一数据。然后，控制器从第一存储单元读出第一数据来对第二存储单元写入第一数据。
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公开(公告)号：CN106057802B
公开(公告)日：2020-03-17
申请号：CN201610671533.1
申请日：2012-03-16
Applicant: 株式会社半导体能源研究所
Inventor： 松林大介
IPC: H01L27/06 , H01L27/1156 , H01L27/12 , G11C11/404 , G11C11/405
Abstract: 提供了存储器设备和电子设备。对单独的存储器单元执行选择操作。设备包括第一存储器单元和与第一存储器单元设置在同一行中的第二存储器单元，它们各自包括具有第一栅极和第二栅极的场效应晶体管。场效应晶体管通过导通或截止来至少控制存储器单元中的数据写入和数据保持。该设备还包括：行选择线，电连接至包括在第一存储器单元和第二存储器单元中的场效应晶体管的第一栅极；第一列选择线，电连接至包括在第一存储器单元中的场效应晶体管的第二栅极；以及第二列选择线，电连接至包括在第二存储器单元中的场效应晶体管的第二栅极。
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公开(公告)号：CN104995729B
公开(公告)日：2018-04-20
申请号：CN201380070597.0
申请日：2013-12-12
Applicant: 索泰克公司
IPC: H01L21/84 , H01L29/786 , H01L27/108 , H01L27/12 , G11C11/404
CPC classification number: H01L21/84 , H01L27/10805 , H01L27/10873 , H01L27/1203 , H01L29/78648
Abstract: 本发明涉及一种eDRAM存储元件，其包括：第一存储节点(1120，1220)；位线节点(1040)，该位线节点(1040)用于存取存储在所述存储节点中的值；以及选择晶体管(1130，1230)，该选择晶体管(1130，1230)控制从位线节点到存储节点的存取，其中选择晶体管具有前栅(1132，1232)和背栅(4510，4511)。
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Patent Agency Ranking
公开(公告)号：CN102544013B
公开(公告)日：2014-09-24
申请号：CN201010609548.8
申请日：2010-12-28
Applicant: 力晶科技股份有限公司
IPC: H01L27/108 , H01L29/78 , G11C11/404
CPC classification number: H01L27/10826 , H01L27/10879
Abstract: 本发明公开一种具有垂直沟道晶体管的动态随机存取存储单元及阵列。该具有垂直沟道晶体管的动态随机存取存储单元包括半导体柱、漏极层、辅助栅极、控制栅极、源极层、电容器。半导体柱构成垂直沟道晶体管的有源区。漏极层设置于半导体柱底部。辅助栅极隔着第一栅介电层而设置于漏极层附近。控制栅极隔着第二栅介电层而设置于有源区附近。源极层设置于半导体柱顶部。电容器电性连接源极层。
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公开(公告)号：CN103971727A
公开(公告)日：2014-08-06
申请号：CN201310156471.7
申请日：2013-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/404
CPC classification number: H03K17/284 , G11C7/00 , G11C11/417 , H03K17/04123
Abstract: 本发明提供了用于控制分压器的一种或者多种技术或者系统。在一些实施方式中，控制电路配置成使用模拟信号偏置分压器的上拉单元，从而使得所述分压器是电平可调的。换句话说，所述控制电路使所述分压器输出多电压电平。另外，所述控制电路配置成基于与所述分压器的下拉单元关联的偏置定时偏置所述上拉单元。例如，在所述下拉单元开启之后开启所述上拉单元。采用这种方法，所述控制电路提供了时间增加，从而能使所述分压器更快地稳定。本发明还提供了一种分压器控制电路。
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公开(公告)号：CN101833990B
公开(公告)日：2012-12-26
申请号：CN200910300852.1
申请日：2009-03-13
Applicant: 国民技术股份有限公司
IPC: G11C11/404 , G11C11/4076 , H03K19/173 , G11C11/4091
Abstract: 本发明涉及一种存储电路，包括不交叠时钟模块和信息存储模块，其中：所述不交叠时钟模块，用于为所述信息存储模块提供两路不交叠时钟信号，所述不交叠时钟信号是指不同时为高电平的时钟信号；所述信息存储模块，用于在所述两路不交叠时钟信号的控制下，保存短时间数字信息。本发明存储电路可以满足无源射频识别标签对低功耗的要求，并且能够在电流较小的情况下很好地控制信息更改时间。
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公开(公告)号：CN1707691A
公开(公告)日：2005-12-14
申请号：CN200510008813.6
申请日：2005-02-23
Applicant: 富士通株式会社
Inventor： 竹内淳
IPC: G11C11/404
CPC classification number: G11C5/14 , G11C7/20 , G11C11/4072 , G11C11/4074
Abstract: 本发明公开了一种半导体集成电路器件，该半导体集成电路器件将第一区域和第二区域分别驱动到正的内部电源和负的内部电源，所述第一区域和第二区域是经由电容而设置的，所述半导体集成电路器件包括将第一区域驱动到正的内部电源的第一内部电源产生电路。另外，所述半导体集成电路器件具有电源序列发生器，所述电源序列发生器通过在电源启动时启动第一内部电源产生电路，同时将第二区域箝位在预定电势上，而将第一区域驱动到高于正的内部电源的电势的过驱动电势，并且然后通过取消第二区域的箝位状态，而将第一区域从过驱动电势降压到正的内部电源的电势，以便通过电容的耦合，而将第二区域降压到负电势。
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公开(公告)号：CN1551363A
公开(公告)日：2004-12-01
申请号：CN200410042144.X
申请日：2004-05-09
Applicant: 株式会社东芝
IPC: H01L27/12 , H01L27/00 , G11C11/404 , G11C11/407 , G11C11/34
CPC classification number: G11C7/062 , G11C7/067 , G11C11/406 , G11C11/4091 , G11C2207/065 , G11C2211/4016 , G11C2211/4068 , H01L29/7841
Abstract: 提供一种具有在SOI基板上形成的1个晶体管/1个单元结构的存储器单元、可高速读出的半导体存储装置。半导体存储装置包括具有通过绝缘层与底基板分离的半导体层的元件基板、和在上述元件基板的半导体层上排列形成的多个存储器件单元，各存储器件单元具有持有浮动状态的主体的MOS晶体管结构，具有通过该主体的多数载流子储存状态存储数据的存储器单元阵列；和读出上述存储器单元阵列的选择存储器单元的数据并存储在数据锁存器中、将该读出数据输送到输出电路的同时向上述选择存储器单元进行回写的读出放大器电路。
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